VHDL設(shè)計：表示和綜合

第1章   結(jié)構(gòu)化設(shè)計概念 1
1.1   抽象層次 1
1.2   文本表示與圖形表示 4
1.3   行為描述的種類 4
1.4   設(shè)計過程 5
1.5   結(jié)構(gòu)設(shè)計的分解 7
1.6   數(shù)字設(shè)計空間 8
習題 9
第2章   設(shè)計工具 13
2.1   CAD工具分類 13
2.1.1   編輯器 13
2.1.2   仿真程序 13
2.1.3   檢查程序和分析程序 14
2.1.4   優(yōu)化程序和綜合程序 14
2.1.5   CAD系統(tǒng) 14
2.2   原理圖編輯器 14
2.3   仿真程序 16
2.3.1   仿真周期 19
2.3.2   仿真程序組織 19
2.3.3   語言調(diào)度機制 19
2.3.4   仿真效率 20
2.4   仿真系統(tǒng) 21
2.5   仿真輔助工具 22
2.5.1   模型準備 22
2.5.2   模型測試向量的產(chǎn)生 22
2.5.3   模型調(diào)試 23
2.5.4   解釋結(jié)果 24
2.6   仿真的應(yīng)用 26
2.7   綜合工具 26
習題 29
第3章   VHDL的基本特征 32
3.1   VHDL語言的基本結(jié)構(gòu) 33
3.1.1   設(shè)計實體 33
3.1.2   結(jié)構(gòu)體（構(gòu)架） 34
3.1.3   模型測試 38
3.1.4   塊語句 38
3.1.5   進程 40
3.2   詞法描述 40
3.2.1   字符集 40
3.2.2   詞法元素 41
3.2.3   分界符 41
3.2.4   標識符 42
3.2.5   注釋 43
3.2.6   字符文字 43
3.2.7   字符串文字 43
3.2.8   位串文字 43
3.2.9   抽象文字 44
3.2.10   十進制文字 44
3.2.11   基數(shù)文字 44
3.3   VHDL源文件 45
3.4   數(shù)據(jù)類型 45
3.4.1   數(shù)據(jù)類型分類 45
3.4.2   標量數(shù)據(jù)類型 46
3.4.3   復合數(shù)據(jù)類型 51
3.4.4   存取類型 53
3.4.5   文件類型 54
3.4.6   類型標記 54
3.5   數(shù)據(jù)對象 54
3.5.1   對象的分類 54
3.5.2   數(shù)據(jù)對象的聲明 55
3.6   語句 57
3.6.1   賦值語句 57
3.6.2   操作符和表達式 61
3.6.3   順序控制語句 66
3.6.4   結(jié)構(gòu)體聲明和并發(fā)語句 69
3.6.5   子程序 72
3.7   VHDL的高級特征 77
3.7.1   重載 77
3.7.2   包 79
3.7.3   可見性 81
3.7.4   庫 83
3.7.5   配置 84
3.7.6   文件I/O 86
3.8   VHDL的形式特征 91
3.9   VHDL93 93
3.9.1   詞匯字符集 93
3.9.2   語法變化 93
3.9.3   進程和信號定時及新的信號屬性 94
3.9.4   新操作符 95
3.9.5   結(jié)構(gòu)化模型的改進 96
3.9.6   共享變量 96
3.9.7   改進的報告能力 97
3.9.8   通用編程特征 97
3.9.9   文件I/O 98
3.9.10   組 98
3.9.11   位串文字的擴展 99
3.9.12   對標準包的增加與修改 99
3.10   小結(jié) 99
習題 99
第4章   基本的VHDL建模方法 110
4.1   用VHDL為延時建模 110
4.1.1   傳播延時 110
4.1.2   延時和并發(fā) 112
4.1.3   VHDL中的順序語句和并發(fā)語句 114
4.1.4   VHDL仿真程序中時間延時的實現(xiàn) 114
4.1.5   信號傳播的慣性延時和傳輸延時 119
4.2   VHDL調(diào)度算法 119
4.2.1   波形更新 120
4.2.2   副作用 121
4.3   組合邏輯和時序邏輯的建模 122
4.4   邏輯基本部件 123
4.4.1   組合邏輯基本部件 123
4.4.2   時序邏輯基本部件 131
4.4.3   模型測試：測試程序開發(fā) 137
習題 142
第5章   算法級設(shè)計 151
5.1   行為域的一般算法模型 151
5.1.1   進程模型圖 152
5.1.2   并行到串行轉(zhuǎn)換器的算法模型 153
5.1.3   帶定時的算法模型 156
5.1.4   定時檢查 159
5.2   系統(tǒng)互連的表示 161
5.2.1   綜合性算法建模實例 162
5.3   系統(tǒng)算法建模 166
5.3.1   多值邏輯系統(tǒng) 166
5.3.2   綜合性的系統(tǒng)實例 172
5.3.3   時分多路復用 179
習題 185
第6章   寄存器級設(shè)計 193
6.1   從算法到數(shù)據(jù)流描述的轉(zhuǎn)換 193
6.2   定時分析 196
6.3   控制單元設(shè)計 198
6.3.1   控制單元的類型 198
6.4   終極RISC機 199
6.4.1   單條URISC指令 200
6.4.2   URISC的體系結(jié)構(gòu) 200
6.4.3   URISC的控制 202
6.4.4   URISC系統(tǒng) 204
6.4.5   在寄存器級的URISC設(shè)計 205
6.4.6   URISC處理器的微碼控制器 205
6.4.7   URISC處理器的硬連線控制器 207
習題 207
第7章   門級和ASIC庫建模 212
7.1   精確門級建模 212
7.1.1   不對稱定時 213
7.1.2   負載敏感延時建模 214
7.1.3   ASIC單元延時建模 218
7.1.4   延時的反向標注 222
7.1.5   VITAL：庫元素的VHDL模型的
生成標準 223
7.2   檢錯 225
7.3   門級建模的多值邏輯 228
7.3.1   MOS設(shè)計的附加值 228
7.3.2   通用的狀態(tài)/強度模型 229
7.3.3   區(qū)間邏輯 232
7.3.4   Vantage系統(tǒng) 233
7.3.5   多值門級模型 234
7.3.6   精確延時建模 238
7.4   門級模型的配置聲明 238
7.4.1   缺省配置 241
7.4.2   配置和組件庫 243
7.5   對競爭和險態(tài)建模 243
7.6   延時控制的方法 249
習題 251
第8章   基于HDL的設(shè)計技術(shù) 257
8.1   組合邏輯電路的設(shè)計 257
8.1.1   算法級的組合邏輯設(shè)計 258
8.1.2   行為域的組合邏輯數(shù)據(jù)流模型設(shè)計 263
8.1.3   門級結(jié)構(gòu)域組合邏輯電路的綜合 264
8.1.4   組合邏輯電路的設(shè)計活動小結(jié) 266
8.2   時序邏輯電路的設(shè)計 268
8.2.1   Moore型或Mealy型的選擇 271
8.2.2   狀態(tài)表的建立 272
8.2.3   創(chuàng)建狀態(tài)圖 272
8.2.4   轉(zhuǎn)換表 274
8.2.5   創(chuàng)建狀態(tài)機的VHDL模型 275
8.2.6   VHDL狀態(tài)機模型的綜合 279
8.3   微程序控制單元的設(shè)計 281
8.3.1   控制器和器件的接口 281
8.3.2   硬連線和微程序控制單元的比較 281
8.3.3   基本微程序控制單元 284
8.3.4   BMCU的算法級模型 285
8.3.5   狀態(tài)機微程序控制器的設(shè)計 287
8.3.6   微程序控制單元的普遍性和局限性 292
8.3.7   其他的狀態(tài)選擇方法 294
8.3.8   其他分支方法 296
習題 299
第9章   ASIC及ASIC設(shè)計過程 309
9.1   什么是ASIC 309
9.2   ASIC電路技術(shù) 310
9.3   ASIC的類型 311
9.3.1   可編程邏輯器件 311
9.3.2   現(xiàn)場可編程門陣列 313
9.3.3   門陣列 321
9.3.4   標準單元 322
9.3.5   全定制芯片 326
9.3.6   ASIC和FPGA的相對成本 326
9.4   ASIC設(shè)計過程 329
9.4.1   標準單元ASIC綜合 330
9.4.2   綜合后仿真 341
9.5   FPGA綜合 343
9.5.1   FPGA示例 344
9.5.2   與ASIC設(shè)計的比較 346
習題 346
第10章   綜合建模 352
10.1   行為模型的產(chǎn)生過程 352
10.1.1   初始行為模型的創(chuàng)建 353
10.1.2   應(yīng)用域工具 353
10.1.3   語言域建模 355
10.1.4   建模及模型效率 357
10.1.5   應(yīng)用域和語言域建模的比較 358
10.2   仿真和綜合的語義 360
10.2.1   模型中的延時 364
10.2.2   數(shù)據(jù)類型 364
10.3   為時序行為建模 365  
10.4   為組合電路綜合建模 371
10.4.1   運算電路的綜合 374
10.4.2   層次算術(shù)電路：
BCD到二進制的轉(zhuǎn)換器 375
10.4.3   層次電路的綜合 377
10.5   指定鎖存及無關(guān)項 380
10.6   三態(tài)電路 383
10.7   共享資源 385
10.8   展開與結(jié)構(gòu)化 388
10.9   建模風格對電路復雜性的影響 388
10.9.1   選擇單獨構(gòu)件的影響 388
10.9.2   通用建模方法的影響 390
習題 390
第11章   VHDL與自頂向下設(shè)計
方法的結(jié)合 401
11.1   自頂向下設(shè)計方法學 401
11.2   Sobel邊緣檢測算法 403
11.3   系統(tǒng)需求級 405
11.3.1   書面規(guī)格說明 405
11.3.2   需求庫 405
11.4   系統(tǒng)定義級 408
11.4.1   可執(zhí)行規(guī)格說明 409
11.4.2   可執(zhí)行規(guī)格說明的測試包的產(chǎn)生 416
11.5   結(jié)構(gòu)設(shè)計 427
11.5.1   系統(tǒng)級分解 428
11.5.2   層次分解 430
11.5.3   為層次結(jié)構(gòu)模型產(chǎn)生測試包
的方法 433
11.6   寄存器傳輸級詳細設(shè)計 436
11.6.1   寄存器傳輸級設(shè)計 437
11.6.2   使用不同數(shù)據(jù)類型的組件
仿真結(jié)構(gòu)模型 440
11.6.3   寄存器傳輸級測試包的產(chǎn)生 445
11.7   門級詳細設(shè)計 446
11.7.1   水平過濾器的門級設(shè)計 446
11.7.2   門級電路的優(yōu)化 447
11.7.3   門級測試 448
11.7.4   反向標注的方法 448
習題 448
第12章   設(shè)計自動化的綜合算法 452
12.1   算法性綜合的優(yōu)點 452
12.2   算法性綜合的任務(wù) 453
12.2.1   VHDL描述到內(nèi)部格式的編譯 454
12.2.2   調(diào)度 454
12.2.3   分配 454
12.2.4   調(diào)度和分配的交互 457
12.2.5   Gantt圖和利用率 459
12.2.6   從分配圖創(chuàng)建FSM VHDL 459
12.3   調(diào)度方法 461
12.3.1   轉(zhuǎn)換調(diào)度 462
12.3.2   迭代/構(gòu)造調(diào)度 463
12.3.3   ASAP調(diào)度 463
12.3.4   ALAP 調(diào)度 464
12.3.5   列表調(diào)度 466
12.3.6   自由調(diào)度 468
12.4   分配方法 468
12.4.1   貪心分配法 469
12.4.2   窮舉搜索分配 469
12.4.3   左邊界算法 469
12.4.4   分配功能部件及互連路徑 471
12.4.5   分配過程的分析 475
12.4.6   近似最小簇劃分算法 476
12.4.7   利益制導簇劃分算法 481
12.5   高層綜合的發(fā)展動態(tài) 488
12.6   VHDL結(jié)構(gòu)的自動綜合 490
12.6.1   包含選擇的構(gòu)件 490
12.6.2   case語句對多路器的映射 491
12.6.3   if...then...else語句對多路器的映射 492
12.6.4   帶下標向量引用對多路器的映射 493
12.6.5   循環(huán)結(jié)構(gòu) 494
12.6.6   函數(shù)和過程 498
習題 499
參考文獻 509
附帶光盤簡介 516