復(fù)雜數(shù)字電路與系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)

第一章  Verilog HDL設(shè)計(jì)方法概述                  
   1. 1  硬件描述語(yǔ)言(HDL)                  
   1. 2  Verilog HDL的歷史                  
     1. 2. 1  什么是Verilog HDL                  
     1. 2. 2  Verilog HDL的產(chǎn)生及發(fā)展                  
   1. 3  Verilog HDL和VHDL的比較                  
   1. 4  Verilog HDL目前的應(yīng)用情況和適用的設(shè)計(jì)                  
   1. 5  采用Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)                  
     1. 5. 1  傳統(tǒng)設(shè)計(jì)方法——電路原理圖輸入法                  
     1. 5. 2  Verilog HDL輸入法與傳統(tǒng)的電路原理圖輸入法的比較                  
     1. 5. 3  Verilog HDL的標(biāo)準(zhǔn)化與軟核的重用                  
     1. 5. 4  軟核. 固核和硬核的概念以及它們的重用                  
   1. 6  Verilog HDL的設(shè)計(jì)流程簡(jiǎn)介                  
     1. 6. 1  自頂向下(ToP—DOWN)設(shè)計(jì)的基本概念                  
     1. 6. 2  層次管理的基本概念                  
     1. 6. 3  具體模塊的設(shè)計(jì)編譯和仿真的過(guò)程                  
     1. 6. 4  對(duì)應(yīng)具體工藝器件的優(yōu)化. 映象和布局布線(xiàn)                  
   1. 7  小  結(jié)                  
   思考題                  
 第二章  Verilog HDL的基本語(yǔ)法                  
   2. 1  簡(jiǎn)單的Verilog HDL模塊                  
     2. 1. 1  簡(jiǎn)單的Verilog HDL程序介紹                  
     2. 1. 2  模塊的結(jié)構(gòu)                  
     2. 1. 3  模塊的端口定義                  
     2. 1. 4  模塊內(nèi)容                  
   2. 2  數(shù)據(jù)類(lèi)型及其常量. 變量                  
     2. 2. 1  常  量                  
     2. 2. 2  變  量                  
   2. 3  運(yùn)算符及表達(dá)式                  
     2. 3. 1  基本的算術(shù)運(yùn)算符                  
     2. 3. 2  位運(yùn)算符                  
     2. 3. 3  邏輯運(yùn)算符                  
     2. 3. 4  關(guān)系運(yùn)算符                  
     2. 3. 5  等式運(yùn)算符                  
     2. 3. 6  移位運(yùn)算符                  
     2. 3. 7  位拼接運(yùn)算符                  
     2. 3. 8  縮減運(yùn)算符                  
     2. 3. 9  優(yōu)先級(jí)別                  
     2. 3. 10  關(guān)鍵詞                  
   2. 4  賦值語(yǔ)句和塊語(yǔ)句                  
     2. 4. 1  賦值語(yǔ)句                  
     2. 4. 2  塊語(yǔ)句                  
   2. 5  條件語(yǔ)句                  
     2. 5. 1  if—else語(yǔ)句                  
     2. 5. 2  case語(yǔ)句                  
     2. 5. 3  使用條件語(yǔ)句不當(dāng)生成鎖存器的情況                  
   2. 6  循環(huán)語(yǔ)句                  
     2. 6. 1  forever語(yǔ)句                  
     2. 6. 2  repeat語(yǔ)句                  
     2. 6. 3  while語(yǔ)句                  
     2. 6. 4  for語(yǔ)句                  
   2. 7  結(jié)構(gòu)說(shuō)明語(yǔ)句                  
     2. 7. 1  initial語(yǔ)句                  
     2. 7. 2  always語(yǔ)句                  
     2. 7. 3  task和function說(shuō)明語(yǔ)句                  
   2. 8  系統(tǒng)函數(shù)和任務(wù)                  
     2. 8. 1  $display和$write任務(wù)                  
     2. 8. 2  系統(tǒng)任務(wù)$monitor                  
     2. 8. 3  時(shí)間度量系統(tǒng)函數(shù)$time                  
     2. 8. 4  系統(tǒng)任務(wù)$finish                  
     2. 8. 5  系統(tǒng)任務(wù)$stop                  
     2. 8. 6  系統(tǒng)任務(wù)$readmemb和$readmemh                  
     2. 8. 7  系統(tǒng)任務(wù)$random                  
   2. 9  編預(yù)處理                  
     2. 9. 1  宏定義'define                  
     2. 9. 2  “文件包含”處理, 'include                  
     2. 9. 3  時(shí)間尺度, 'timescale                  
     2. 9. 4  條件編譯命令, 'ifdef, , 'else, , 'endif                  
   2. 10  小  結(jié)                  
   思考題                  
 第三章  不同抽象級(jí)別的Verilog HDL模型                  
   3. 1  門(mén)級(jí)結(jié)構(gòu)描述                  
     3. 1. 1  與非門(mén). 或門(mén)和反向器等及其說(shuō)明語(yǔ)法                  
     3. 1. 2  用門(mén)級(jí)結(jié)構(gòu)描述D觸發(fā)器                  
     3. 1. 3  由已經(jīng)設(shè)計(jì)成的模塊構(gòu)成更高一層的模塊                  
   3. 2  Verilog HDL的行為描述建模                  
     3. 2. 1  僅用于產(chǎn)生仿真測(cè)試信號(hào)的VerilogHDL行為措述建模                  
     3. 2. 2  Verilog HDL建模在TOP—DOWN設(shè)計(jì)中的作用和行為建模的可綜合性問(wèn)題                  
   3. 3  用Verilog HDL建模進(jìn)行TOP—DOWN設(shè)計(jì)的實(shí)例                  
   3. 4  小  結(jié)                  
   思考題                  
 第四章  有限狀態(tài)機(jī)和可綜合風(fēng)格的Verilog HDL                  
   4. 1  有限狀態(tài)機(jī)                  
     4. 1. 1  用Verilog HDL語(yǔ)言設(shè)計(jì)可綜合的狀態(tài)機(jī)的指導(dǎo)原則                  
     4. 1. 2  典型的狀態(tài)機(jī)實(shí)例                  
     4. 1. 3  綜合的一般原則                  
     4. 1. 4  語(yǔ)言指導(dǎo)原則                  
   4. 2  可綜合風(fēng)格的Verilog HDL模塊實(shí)例                  
     4. 2. 1  組合邏輯電路設(shè)計(jì)實(shí)例                  
     4. 2. 2  時(shí)序邏輯電路設(shè)計(jì)實(shí)例                  
     4. 2. 3  狀態(tài)機(jī)的置位與復(fù)位                  
     4. 2. 4  復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐                  
 第五章  可綜合的Verilog HDL設(shè)計(jì)實(shí)例—簡(jiǎn)化的RISC_CPU設(shè)計(jì)簡(jiǎn)介                  
   5. 1  什么是CPU                  
   5. 2  RISC_CPU的結(jié)構(gòu)                  
     5. 2. 1  時(shí)鐘發(fā)生器                  
     5. 2. 2  指令寄存器                  
     5. 2. 3  累加器                  
     5. 2. 4  算術(shù)運(yùn)算器                  
     5. 2. 5  數(shù)據(jù)控制器                  
     5. 2. 6  地址多路器                  
     5. 2. 7  程序計(jì)數(shù)器                  
     5. 2. 8  狀態(tài)控制器                  
     5. 2. 9  外圍模塊                  
   5. 3  RISC—CPU的操作和時(shí)序                  
     5. 3. 1  系統(tǒng)的復(fù)位和啟動(dòng)操作                  
     5. 3. 2  總線(xiàn)讀操作                  
     5. 3. 3  寫(xiě)總線(xiàn)操作                  
   5. 4  RISC—CPU的尋址方式和指令系統(tǒng)                  
   5. 5  RISC—CPU模塊的調(diào)試                  
     5. 5. 1  RISC—CPU模塊的前仿真                  
     5. 5. 2  RISC—CPU模塊的綜合                  
     5. 5. 3  RISC—CPU模塊的優(yōu)化和布局布線(xiàn)                  
   思考題                  
 第六章  虛擬器件和虛擬接口模型                  
   6. 1  虛擬器件和虛擬接口模塊的供應(yīng)商                  
   6. 2  虛擬接口模塊的實(shí)例                  
 參考文獻(xiàn)