數(shù)字邏輯

1 引論
1.1 數(shù)字電路與數(shù)字系統(tǒng)
1.2 計算機簡介
習題1
2 數(shù)字電路基礎(chǔ)
2.1 數(shù)制和碼
2.1.1 常用數(shù)制
2.1.2 數(shù)制轉(zhuǎn)換
2.1.3 二進制數(shù)的算術(shù)運算
2.1.4 定點制和浮點制
2.1.5 常用BCD碼與ASCH碼
2.2 邏輯代數(shù)基礎(chǔ)
2.2.1 邏輯變量和基本邏輯運算
2.2.2 邏輯代數(shù)的基本規(guī)則和定理
2.2.3 邏輯函數(shù)的表示方法及轉(zhuǎn)換
2.2.4 邏輯函數(shù)的化簡
習題2
3 邏輯門電路
3.1 分立元件邏輯門電路
3.1.1 二極管“與門”電路
3.1.2 二極管“或門”電路
3.1.3 “非門”電路（反相器）
3.2 TTL集成電路門
3.2.1 TTL與非門
3.2.2 集電極開路門（OC門）
3.2.3 三態(tài)門（TS門）
3.2.4 TTL集成電路系列簡介
3.3 CMOS門電路，
3.3.1 CMOS反相器
3.3.2 CMOS傳輸門
3.3.3 CMOS集成系列簡介
3.4 集成門電路中使用中應(yīng)注意的幾個問題
3.4.1 TTL邏輯電路的使用：
3.4.2 CMOS電路的操作保護措施
3.4.3 CMOS與TTL電路接口
習題3
4 組合邏輯電路
4.1 概述
4.2 組合邏輯電路的分析和設(shè)計方法
4.2.1 組合邏輯電路的分析方法
4.2.2 組合邏輯電路的設(shè)計方法
4.3 常用組合邏輯電路模塊
4.3.1 加法器
4.3.2 數(shù)據(jù)選擇器
4.3.3 數(shù)值比較器
4.3.4 編碼器
4.3.5 譯碼器
4.4 組合邏輯電路中的險象競爭
4.4.1 產(chǎn)生險象的原因
4.4.2 險象競爭的判斷
4.4.3 險象競爭的消除方法
習題4
5 時序邏輯電路
5.1 概述
5.2 觸發(fā)器
5.2.1 基本RS觸發(fā)器
5.2.2 觸發(fā)器的邏輯功能分類及邏輯轉(zhuǎn)換
5.2.3 觸發(fā)器的觸發(fā)方式
5.2.4 觸發(fā)器中其余端的處理
5.2.5 觸發(fā)器的脈沖工作特性及主要參數(shù)
5.3 時序邏輯電路的分析方法
5.4 計數(shù)器
5.4.1 同步計數(shù)器
5.4.2 異步計數(shù)器
5.4.8 行波計數(shù)器
5.4.4 集成計數(shù)器及應(yīng)用
5.5 寄存器
5.5.1 數(shù)據(jù)寄存器
5.5.2 移位寄存器
5.6 脈沖分配器
5.6.1 計數(shù)器和譯碼器組成的脈沖分配器
5.6.2 環(huán)形計數(shù)器作脈沖分配器
5.7 同步時序邏輯電路的設(shè)計
習題5
6 半導(dǎo)體存儲器與可編程邏輯器件
7 脈沖波形的產(chǎn)生與變換
8 D/A和A/D轉(zhuǎn)換器
9 數(shù)字系統(tǒng)設(shè)計
附錄 半導(dǎo)體器件的開關(guān)特性
參考文獻