數(shù)字電路邏輯設(shè)計：脈沖與數(shù)字電路（第3版）

第1章緒論
1.1.1數(shù)字信號
1.1.2數(shù)制及其轉(zhuǎn)換
1.1.3二-十進(jìn)制代碼(BCD代碼)
1.1.4算術(shù)運算與邏輯運算
1.1.5數(shù)字電路
1.1.6本課程的任務(wù)與性質(zhì)
習(xí)題
第2章邏輯函數(shù)及其簡化
2.1邏輯代數(shù)
2.1.1基本邏輯
2.1.2基本邏輯運算
2.1.3真值表與邏輯函數(shù)
2.1.4邏輯函數(shù)相等
2.1.5三個規(guī)則
2.1.6常用公式
2.1.7邏輯函數(shù)的標(biāo)準(zhǔn)形式
2.2邏輯函數(shù)的簡化
2.2.1公式化簡法(代數(shù)法)
2.2.2圖解法(卡諾圖法)
2.2.3邏輯函數(shù)的系統(tǒng)簡化法
習(xí)題
第3章集成邏輯門
3.1晶體管的開關(guān)特性
3.1.1晶體二極管開關(guān)特性
3.1.2晶體三極管開關(guān)特性
3.2TTL集成邏輯門
3.2.1晶體管—晶體管邏輯門電路(TTL)
3.2.2TTL與非門的主要外部特性
3.2.3TTL或非門.異或門.三態(tài)輸出門等
3.2.4其他系列TTL門電路
3.3發(fā)射極耦合邏輯(ECL)門與集成注入邏輯(I2L)電路
3.3.1發(fā)射極耦合邏輯(ECL)門
3.3.2IZL邏輯門
3.4MOS邏輯門
3.4.1MOS晶體管
3.4.2MOS反相器和門電路
3.5CMOS電路
3.5.1CMOS反相器工作原理
3.5.2CMOS反相器的主要特性
3.5.3CMOS傳輸門
3.5.4CMOS邏輯門電路
3.5.5CMOS電路的鎖定效應(yīng)及正確使用方法
習(xí)題
第4章組合邏輯電路
4.1組合邏輯電路分析
4.1.1全加器
4.1.2編碼器
4.1.3譯碼器
4.1.4數(shù)值比較器
4.1.5數(shù)據(jù)選擇器
4.1.6奇偶產(chǎn)生／校驗電路
4.2組合邏輯電路設(shè)計
4.2.1采用小規(guī)模集成器件的組合邏輯電路設(shè)計
4.2.2采用中規(guī)模集成器件實現(xiàn)組合邏輯函數(shù)
4.3組合邏輯電路的冒險現(xiàn)象
4.3.1靜態(tài)邏輯冒險
4.3.2如何判斷是否存在邏輯冒險
4.3.3如何避免邏輯冒險
習(xí)題
第5章集成觸發(fā)器
5.1基本觸發(fā)器
5.1.1基本觸發(fā)器電路組成和工作原理
5.1.2基本觸發(fā)器功能的描述
5.2鐘控觸發(fā)器
5.2.1鐘控R—S觸發(fā)器
5.2.2鐘控D觸發(fā)器
5.2.3鐘控J—K觸發(fā)器
5.2.4鐘控T觸發(fā)器
5.2.5電位觸發(fā)方式的工作特性
5.3主從觸發(fā)器
5.3.1主從觸發(fā)器基本原理
5.3.2主從J—K觸發(fā)器主觸發(fā)器的一次翻轉(zhuǎn)現(xiàn)象
5.3.3主從J—K觸發(fā)器集成單元
5.3.4集成主從J—K觸發(fā)器的脈沖工作特性
5.4邊沿觸發(fā)器
5.4.1維持—阻塞觸發(fā)器
5.4.2下降沿觸發(fā)的邊沿觸發(fā)器
5.4.3CMOS傳輸門構(gòu)成的邊沿觸發(fā)器
習(xí)題
第6章時序邏輯電路
6.1時序邏輯電路概述
6.2時序邏輯電路分析
6.2.1時序邏輯電路的分析步驟
6.2.2寄存器.移位寄存器
6.2.3同步計數(shù)器
6.2.4異步計數(shù)器
6.3時序邏輯電路設(shè)計
6.3.1同步時序邏輯電路設(shè)計的一般步驟
6.3.2采用小規(guī)模集成器件設(shè)計同步計數(shù)器
6.3.3采用小規(guī)模集成器件設(shè)計異步計數(shù)器
6.3.4采用中規(guī)模集成器件實現(xiàn)任意模值計數(shù),(分頻)器
6.4序列信號發(fā)生器
6.4.1設(shè)計給定序列信號的產(chǎn)生電路
6.4.2根據(jù)序列循環(huán)長度M的要求設(shè)計發(fā)生器電路
習(xí)題
第7章半導(dǎo)體存儲器
7.1概述
7.1.1半導(dǎo)體存儲器的特點與應(yīng)用
7.1.2半導(dǎo)體存儲器的分類
7.1.3半導(dǎo)體存儲器的主要技術(shù)指標(biāo)
7.2順序存取存儲器(SAM)
7.2.1動態(tài)CMOS反相器
7.2.2動態(tài)CMOS移存單元
7.2.3動態(tài)移存器和順序存取存儲器(SAM)
7.3隨機存取存儲器(RAM)
7.3.1RAM結(jié)構(gòu)
7.3.2RAM存儲單元
7.3.3RAM集成片HM6264簡介
7.3.4RAM存儲容量的擴展
7.4只讀存儲器(ROM)
7.4.1固定ROM
7.4.2可編程ROM(PROM)
7.4.3可擦除可編程ROM(EPROM)和電可擦可編程ROM（EEPROM）
7.4.4用ROM實現(xiàn)組合邏輯函數(shù)
7.4.5EPROM集成片簡介
習(xí)題
第8章可編程邏輯器件及其應(yīng)用
8.1可編程陣列邏輯(PAL)器件
8.1.1現(xiàn)場可編程邏輯陣列(FPLA)器件
8.1.2PAL器件的基本結(jié)構(gòu)
8.1.3PAL器件的輸出和反饋結(jié)構(gòu)
8.1.4PAL器件編號與典型PAL器件介紹
8.1.5PAL器件的應(yīng)用
8.2通用邏輯陣列(GAL)器件
8.2.1GAL器件的基本類型
8.2.2PAL型GAL器件
8.2.3PLA型GAL器件
8.2.4GAL器件的應(yīng)用
8.3復(fù)雜可編程邏輯器件(CPLD)
8.3.1概述
8.3.2CPLD的基本結(jié)構(gòu)
8.3.3CPLD的分區(qū)陣列結(jié)構(gòu)
8.3.4典型器件及應(yīng)用舉例
8.4現(xiàn)場可編程門陣列(FPGA)器件
8.4.1概述
8.4.2FPGA器件基本結(jié)構(gòu)
8.4.3可配置邏輯模塊(CLB)
8.4.4可編程I／O模塊(10B)
8.4.5可編程內(nèi)部互連資源(1CR)
8.4.6FPGA的應(yīng)用舉例
8.5可編程邏輯器件的開發(fā)
8.5.1低密度PLD的開發(fā)
8.5.2高密度PLD的開發(fā)
8.5.3FPGA器件編程數(shù)據(jù)的裝載
8.5.4ISP—PLD的編程
習(xí)題
*第9章邏輯電路的測試和可測性設(shè)計
9.1故障診斷與測試集
9.1.1故障模型
9.1.2故障測試集
9.1.3測試碼的生成
9.2組合電路的測試生成
9.2.1單路徑敏化法
9.2.2布爾差分法
9.2.3多故障的測試碼生成
9.3時序電路測試碼生成
9.3.1同步時序電路的迭代展開
9.3.2同步時序電路狀態(tài)表檢測序列
9.4可測性設(shè)計
9.4.1組合電路的可測性電路結(jié)構(gòu)
9.4.2掃描方式電路設(shè)計
9.4.3內(nèi)建自測試設(shè)計
習(xí)題
第10章脈沖單元電路
10.1脈沖信號與脈沖電路
10.1.1脈沖信號
10.1.2脈沖電路
10.2集成門構(gòu)成的脈沖單元電路
10.2.1施密特觸發(fā)器
10.2.2單穩(wěn)態(tài)觸發(fā)器
10.2.3多諧振蕩器
10.3555定時器及其應(yīng)用
10.3.1555定時器的電路結(jié)構(gòu)
10.3.2用555定時器構(gòu)成施密特觸發(fā)器
10.3.3用555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
10.3.4用555定時器構(gòu)成多諧振蕩器
習(xí)題
第11章模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器
11.1轉(zhuǎn)換系統(tǒng)
11.1.1數(shù)字控制系統(tǒng)
11.1.2數(shù)據(jù)傳輸系統(tǒng)
11.1.3自動測試與測量設(shè)備
11.1.4多媒體計算機系統(tǒng)
11.2數(shù)模轉(zhuǎn)換器(DAC)
11.2.1數(shù)模轉(zhuǎn)換原理和一般組成
11.2.2權(quán)電阻網(wǎng)絡(luò)DAC
11.2.3R—2R倒T形電阻網(wǎng)絡(luò)DAC
11.2.4單值電流型網(wǎng)絡(luò)DAC
11.2.5DAC的轉(zhuǎn)換精度與轉(zhuǎn)換速度
11.3模數(shù)轉(zhuǎn)換器(ADC)
11.3.1模數(shù)轉(zhuǎn)換基本原理
11.3.2并聯(lián)比較型ADC
11.3.3逐次逼近型ADC
11.3.4雙積分型ADC
11.4集成ADC
11.4.1雙積分型集成ADC
11.4.2逐次逼近型集成ADC
11.4.3ADC的轉(zhuǎn)換精度和轉(zhuǎn)換速度
習(xí)題
附錄一半導(dǎo)體集成電路型號命名方法
附錄二集成電路主要性能參數(shù)
附錄三二進(jìn)制邏輯單元圖形符號說明
主要參考資料
漢英名詞術(shù)語對照