計算機組成與系統(tǒng)結(jié)構(gòu)

1　計算機組成與系統(tǒng)結(jié)構(gòu)綜述
1.1　概述
1.1.1　計算機的基本組成
1.1.2　計算機語言和編譯器
1.1.3　計算機組成和系統(tǒng)結(jié)構(gòu)
1.1.4　處理機構(gòu)成和工作過程
1.2　一些基本術(shù)語的定義
1.3　計算機發(fā)展簡史
1.3.1　早期的機械計算機
1.3.2　20世紀30年代的機電計算機
1.3.3　電子計算機時代
1.4　計算機的性能評價
1.5　本書各章內(nèi)容簡介
1.6　習題
2　邏輯電路設計基礎(chǔ)
2.1　組合電路
2.1.1　邏輯門
2.1.2　布爾代數(shù)
2.1.3　卡諾圖化簡
2.1.4　Qulne－McCluskey化簡方法
2.2　組合電路應用實例
2.2.1　一位加法器設計
2.2.2　譯碼器設計
2.2.3　編碼器設計
2.2.4　多路選擇器設計
2.2.5　移位器設計
2.3　時序電路
2.3.1　D鎖存器
2.3.Z　D觸發(fā)器
2.3.3　J－K觸發(fā)器
2.3.4　寄存器
2.3.5　移位寄存器
2.4　時序電路設計
2.4.1　有限狀態(tài)機理論
2.4.2　七段顯示十進制數(shù)雙向計數(shù)器設計
2.5　習題
3　計算機算法和算法電路實現(xiàn)
3.1　各種數(shù)據(jù)類型的二進制表示
3.1.1　無符號整數(shù)
3.1.2　小數(shù)
3.1.3　負數(shù)
3.1.4　浮點數(shù)
3.2　加減運算和快速加法器設計
3.2.1　補碼的加減運算
3.2.2　快速加法運算
3.3　乘法和高速乘法算法及電路
3.3.1　無符號整數(shù)乘法及電路
3.3.2　高速乘法算法及電路
3.4　除法和快速除法電路
3.4.1　一般的送代算法及其電路—
3.4.2　SRT除法算法
3.4.3　Newton－Ranhson除法算法
3.5　開方算法及電路實現(xiàn)
3.5.1　手算開方算法
3.5.2　Newton－Raphson開方算法
3.5.3　SRT冗余開方算法
3.5.4　非冗余開平方算法及電路實現(xiàn)
3.6　習題
4　計算機指令構(gòu)成和尋址方式
4.1　指令系統(tǒng)概述
4.2　操作數(shù)類型
4.2.1　數(shù)字
4.2.2　字符
4.2.3　數(shù)據(jù)在存儲器中的存放
4.2.4　Pentium數(shù)據(jù)類型
42.5　SPARC數(shù)據(jù)類型
4.3　指令類型
4.3.1　算術(shù)運算類型
4.3.2　移位操作類型
4.3.3　存儲器訪問類型
4.3.4　轉(zhuǎn)移控制類型
4.3.5　浮點運算類型
4.3.6　Pentium指令類型
4.3.7　SPARC指令類型
4.4　尋址方式
4.4.1　立即數(shù)尋址方式
4.4.2　直接尋址方式
4.4.3　間接尋址方式
4.4.4　寄存器尋址方式
4.4.5　寄存器間接尋址方式
4.4.6　偏移量尋址方式
4.4.7　自動增量／減量尋址方式
4.4.8　Pentium尋址方式
4.4.9　SPARC尋址方式
4.5　指令格式
4.5.1　指令格式的選擇
4.5.2　Pentium指令格式
4.5.3　SPARC指令格式
4.6　習題
5　處理機設計——數(shù)據(jù)路徑和控制部件
5.1　處理機的基本構(gòu)成
5.2　ALU的設計
5.2.1　算術(shù)邏輯運算電路
5.2.2　運算標志位的產(chǎn)生
5.3　寄存器堆的設計
5.4　處理機的數(shù)據(jù)路徑
5.4.1　取指令電路
5.4.2　算術(shù)邏輯操作電路
5.4.3　存儲器訪問電路
5.4.4　轉(zhuǎn)移控制電路
5.4.5　總體數(shù)據(jù)路徑
5.5　單周期處理機的控制部件設計
5.5.1　控制信號定義
5.5.2　處理機執(zhí)行指令的步驟
5.5.3　控制信號的產(chǎn)生
5.5.4　單周期處理機的缺點
5.6　多周期處理機的控制部件設計
5.6.1　多周期處理機總體電路
5.6.2　處理機執(zhí)行指令的5個周期
5.6.3　狀態(tài)轉(zhuǎn)移圖及狀態(tài)轉(zhuǎn)移表
5.6.4　輸出控制表
5.6.5　多周期處理機的性能
5.7　微程序控制
5.7.1　微程序控制電路結(jié)構(gòu)
5.7.2　微指令字段定義
5.7.3　微程序設計
5.8　異常事件處理
5.8.1　異常、陷協(xié)和中斷
5.8.2　異常事件處理
5.9　習題
6　流水線處理機及莫設計
6.1　引言
6.2　流水線處理機的數(shù)據(jù)路徑
6.2.1　流水線級
6.2.2　流水線各級的操作
6.3　流水線處理機的控制
6.3.1　算術(shù)操作和存儲器訪問控制
6.3.2　流水線轉(zhuǎn)移指令控制
6.3.3　流水線各級信號的產(chǎn)生
6.4　結(jié)構(gòu)相關(guān)及解決方法
6.5　數(shù)據(jù)相關(guān)及解決方法
6.5.1　數(shù)據(jù)相關(guān)問題
6.5.2　暫停數(shù)據(jù)相關(guān)流水線
6.5.3　提高流水線處理機的性能——內(nèi)部前推
6.5.4　處理load指令——暫停與內(nèi)部前推相結(jié)合
6.6　轉(zhuǎn)移相關(guān)及解決方法
6.6.1　轉(zhuǎn)移相關(guān)問題
6.6.2　暫停流水線
6.6.3　假定轉(zhuǎn)移不發(fā)生
6.6.4　延遲轉(zhuǎn)移
6.7　異常事件處理
6.8　習題
7　存儲器及獎設計
7.1　存儲器概述
7.1.1　存儲器外部特性
7.1.2　存儲器性能參數(shù)
7.1.3　存儲器類型
7.1.4　計算機存儲層次
7.2　靜態(tài)存儲器SRAM結(jié)構(gòu)設計
7.2.1　一位存儲單元結(jié)構(gòu)和一維存儲陣列
7.2.2　二維存儲陣列
7.2.3　靜態(tài)存儲器時序
7.3　多端口SRAM結(jié)構(gòu)設計
7.4　動態(tài)存儲器DRAM結(jié)構(gòu)設計
7.4.1　單管動態(tài)存儲單元
7.4.2　行地址選擇和列地址選擇
7.4.3　動態(tài)存儲器讀寫時序
7.4.4　動態(tài)存儲器刷新時序
7.4.5　特殊訪問方式的動態(tài)存儲器
7.5　只讀存儲器
7.5.1　MROM
7.5.2　PROM
7.5.3　EPROM
7.5.4　EEPROM
7.5.5　FLASH EPROM
7.6　存儲器擴展
7.6.1　存儲器位擴展
7.6.2　存儲器字擴展
7.6.3　存儲器位／字擴展
7.7　處理機與存儲器模塊的連接
7.7.1　存儲器模塊接口
7.7.2　多存儲器模塊的地址映象
7.7.3　多存儲器模塊的交叉訪問
7.8　習題
8　輸入輸出系統(tǒng)
8.1　外部設備
8.1.1　顯示器
8.1.2　鍵盤和鼠標
8.1.3　打印機
8.1.4　硬盤
8.2　輸入輸出接口
8.2.1　I/O，總線和I/O接口
8.2.2　分開的 I/O空間和存儲器映象的 I/O空間
8.2.3　I/O接口舉例
8.3　異步數(shù)據(jù)傳輸
8.3.1　單向選通控制
8.3.2　雙向握手信號
8.3.3　異步串行數(shù)據(jù)傳輸
8.3.4　異步通信接口
8.3.5　先進先出隊列
8.4　I/O傳輸控制方式
8.4.1　I/O程序查詢
8.4.2　I/O中斷
8.4.3　直接存儲器訪問DMA
8.5　優(yōu)先級中斷
8.5.1　Daisy－chain優(yōu)先級
8.5.2　并行優(yōu)先級中斷
8.6　直接存儲器訪問DMA
8.6.1　DMA控制器
8.6.2　DMA傳輸
8.7　出錯檢測和糾正
8.7.1　奇偶校驗
8.7.2　海明碼
8.7.3　循環(huán)冗余校驗
8.8　習題
9　存儲器層次設計——CACHE和由擬存儲器
9.1　存儲器層次概述
9.1.1　三級存儲層次
9.1.2　CACHE和虛擬存儲器的性能
9.2　CACHE結(jié)構(gòu)設計
9.2.1　直接映象 CACHE結(jié)構(gòu)
9.2.2　全相聯(lián)映象CACHE結(jié)構(gòu)
9.2.3　組相聯(lián)映象CACHE結(jié)構(gòu)
9.2.4　扇區(qū)映象 CACHE結(jié)構(gòu)
9.2.5　CACHE塊替換策略
9.2.6　CACHE寫策略
9.3　虛擬存儲器及其管理
9.3.1　虛擬存儲器分段管理
9.3.2　虛擬存儲器分頁管理
9.3.3　逆向頁式存儲管理
9.3.4　段頁式存儲管理
9.3.5　快速地址轉(zhuǎn)換TLB
9.3.6　頁替換算法
9.3.7　存儲保護
9.4　CACHE與TLB的結(jié)合
9.4.1　實地址CACHE與TLB
9.4 2　虛地址 CACHE與TLB
9.4.3　用虛地址CACHE取代TLB
9.5　習題
10　浮點處理機設計
10.1　浮點數(shù)表示
10.1.1　規(guī)格化浮點數(shù)和特殊浮點數(shù)
10.1.2　表數(shù)范圍和表數(shù)精度
10.1.3　特殊浮點數(shù)運算規(guī)則
10.1.4　IEEE浮點數(shù)格式
10.2　浮點乘法運算
10.2.1　浮點乘法運算規(guī)則
10.2.2　浮點乘法硬件電路
10.3　浮點加減法運算
10.3.1　浮點加減運算規(guī)則
10 3.2　浮點加減硬件電路
10.4　浮點除法運算
10 4.1　浮點除法運算規(guī)則
10.4.2　浮點除法硬件電路
10.5　浮點開方運算
10.5.1　浮點開方運算規(guī)則
10.5.2　浮點開方硬件電路
10.6　浮點運算精度問題
10 6.1　警戒位
10.6.2　舍入
10.6.3　非規(guī)格化數(shù)
10.7　習題
11　指令級并行應和超標目處理機
11.1　指令級并行度ILP
11.2　編譯器支持的ILP
11.2.1　指令次序重組
11.2.2　循環(huán)體展開
11.2.3　靜態(tài)寄存器重命名
11.2.4　軟件流水線
11.3　動態(tài)指令調(diào)度
11.3.1　SCOREBOARD調(diào)度算法
11.3.2　TOMASULO調(diào)度算法
11.4　減少轉(zhuǎn)移損失
11.4.1　動態(tài)轉(zhuǎn)移預測和轉(zhuǎn)移預測緩沖區(qū)
11.4.2　轉(zhuǎn)移目標緩沖區(qū)
11.4.3　推測執(zhí)行
11.5　ILP處理機結(jié)構(gòu)
11.5.1　超標量處理機
11.5.2　超長指令字（VLIW）處理機
11.6　并行多線程處理機體系結(jié)構(gòu)——PMA
11.6.1　PMA的工作原理
11.6.2　PMA處理機模型
11.7　超標量處理機舉例
11.7.1　PowerPC 620
11.7.2　MIPS R10000
11.8　習題
12　并行系統(tǒng)的互連網(wǎng)絡
12.1　互連網(wǎng)絡概述
12.2　靜態(tài)網(wǎng)絡
12.2.1　共享總線
12.2.2　線形陣列
12.2.3　環(huán)
12.2.4　二叉樹
12 2 5　二維網(wǎng)格
12.2.6　超立方體
12 2.7　n維網(wǎng)格
12.2.8　k枝n維立方體
12.3　動態(tài)網(wǎng)絡
12 3.1　開關(guān)元件和動態(tài)網(wǎng)絡的分類
12.3.2　交叉開關(guān)網(wǎng)絡
12.3.3　阻塞型多級立方體網(wǎng)絡
12.3.4　阻塞型多級OMEGA網(wǎng)絡
12.3.5　非阻塞型多級CLOS網(wǎng)絡
12.3.6　重構(gòu)型多級BENES網(wǎng)絡
12.4 靜態(tài)網(wǎng)絡的通信延遲時間
12.4.1　存儲轉(zhuǎn)發(fā)
12.4.2　切通
12.4.3　死鎖和虛擬通道
12.5　基本的通信操作
12.5.1　一到多廣播傳送
12.5.2　多到多廣播傳送
12.5.3　一到多單獨傳送
12.5.4　多到多單獨傳送
12.6　習題
13　多處理機系統(tǒng)
13.1　概述
13.2　多處理機分類
13.2.1　集中共享存儲器
13.2.2　分布共享存儲器
13.2.3　CACHE－ONLY存儲器
13.3　多處理機互連網(wǎng)絡
13.3.1　總線
13.3.2　交叉開關(guān)
13.3.3　多端日存儲器
13.3.4　網(wǎng)絡性能分析
13.4　多處理機CACHE一致性
13.4.1　監(jiān)聽CACHE協(xié)議
13.4.2　目錄協(xié)議
13.5　多處理機舉例
13.5.1　總線網(wǎng)絡SGI Challenge多處理機
13.5.2　總線網(wǎng)絡SUN Enterprise多處理機
13.5.3　超立方體網(wǎng)絡 SGI Origin 2000多處理機
13.6　習題
參考文獻