計算機系統(tǒng)組成與體系結構

第一部分 數(shù)字邏輯與有限狀態(tài)機
第1章 數(shù)字邏輯基礎
1.1 布爾代數(shù)
1.1.1 基本函數(shù)
1.1.2 布爾函數(shù)的使用
1.2 基本的組合邏輯
1.3 更復雜的組合元件
1.3.1 多路選擇器
1.3.2 譯碼器
1.3.3 編碼器
1.3.4 比較器
1.3.5 加法器和減法器
1.3.6 存儲器
1.4 組合電路設計
1.4.1 BCD碼的7段譯碼器
1.4.2 數(shù)據(jù)排序器
1.5 基本時序元件
1.6 更復雜的時序元件
1.6.1 計數(shù)器
1.6.2 移位寄存器
1.7 實例：可編程邏輯設備
1.8 總結
1.9 習題
第2章 介紹有限狀態(tài)機
2.1 狀態(tài)圖和狀態(tài)表
2.2 Mealy機和Moore機
2.3 設計狀態(tài)圖
2.3.1 模6計數(shù)器
2.3.2 串檢查器
2.3.3 收費站控制器
2.4 從狀態(tài)圖到實現(xiàn)
2.4.1 狀態(tài)賦值
2.4.2 Mealy機和Moore機的實現(xiàn)
2.4.3 產生次態(tài)
2.4.4 產生系統(tǒng)輸出
2.4.5 一種可替代的設計
2.4.6 八狀態(tài)串檢查器
2.5 實例：實際考慮
2.5.1 未使用狀態(tài)
2.5.2 異步設計
2.5.3 狀態(tài)機轉換
2.6 總結
2.7 習題
第二部分 計算機組成與體系結構
第3章 指令集結構
3.1 程序設計語言的級別
3.1.1 語言種類
3.1.2 編譯和匯編程序
3.2 匯編語言指令
3.2.1 指令類型
3.2.2 數(shù)據(jù)類型
3.2.3 尋址方式
3.2.4 指令格式
3.3 指令集結構設計
3.4 相對簡單的指令集結構
3.5 實例：8085微處理器指令集結構
3.5.1 8085微處理器的寄存器組
3.5.2 8085微處理器指令集
3.5.3 一個簡單的8085程序
3.5.4 分析8085指令集結構
3.6 總結
3.7 習題
第4章 介紹計算機組成
4.1 基本的計算機組成
4.1.1 系統(tǒng)總線
4.1.2 指令周期
4.2 CPU組成
4.3 存儲器子系統(tǒng)組成和接口
4.3.1 存儲器的種類
4.3.2 芯片內部組成
4.3.3 存儲器子系統(tǒng)配置
4.3.4 多字節(jié)數(shù)據(jù)組成
4.3.5 基本功能的拓展
4.4 I/O子系統(tǒng)組成和接口
4.5 相對簡單計算機
4.6 實例：一臺基于8085的計算機
4.7 總結
4.8 習題
第5章 寄存器傳送語言
5.1 微操作和寄存器傳送語言
5.2 用RTL描述數(shù)字系統(tǒng)
5.2.1 數(shù)字元件
5.2.2 簡單系統(tǒng)的描述與實現(xiàn)
5.3 更復雜的數(shù)字系統(tǒng)和RTL
5.3.1 模6計數(shù)器
5.3.2 收費站控制器
5.4 實例：VHDL－VHSIC硬件描述語言
5.4.1 VHDL語法
5.4.2 高層抽象的VHDL設計
5.4.3 低層抽象的VHDL設計
5.5 總結
5.6 習題
第6章 CPU設計
6.1 CPU的設計規(guī)范
6.2 非常簡單CPU的設計與實現(xiàn)
6.2.1 非常簡單CPU的設計規(guī)范
6.2.2 從存儲器中取指令
6.2.3 指令譯碼
6.2.4 指令執(zhí)行
6.2.5 建立所需的數(shù)據(jù)通路
6.2.6 非常簡單ALU的設計
6.2.7 用硬連線控制設計控制單元
6.2.8 設計驗證
6.3 相對簡單CPU的設計和實現(xiàn)
6.3.1 相對簡單CPU的規(guī)范
6.3.2 取指令和指令譯碼
6.3.3 執(zhí)行指令
6.3.4 創(chuàng)建數(shù)據(jù)通路
6.3.5 相對簡單ALU的設計
6.3.6 用硬連線控制設計控制單元
6.3.7 設計驗證
6.4 簡單CPU的缺點
6.4.1 更多的內部寄存器和高速緩存
6.4.2 CPU內部的多總線
6.4.3 指令流水線式處理
6.4.4 更大的指令集
6.4.5 子程序和中斷
6.5 實例：8085微處理器的內部結構
6.6 總結
6.7 習題
第7章 微序列控制單元設計
7.1 微序列控制器設計基礎
7.1.1 微序列控制器的操作
7.1.2 微指令格式
7.2 非常簡單微序列控制器的設計和實現(xiàn)
7.2.1 基本布局
7.2.2 生成正確序列并設計映象邏輯
7.2.3 用水平微代碼生成微操作
7.2.4 用垂直微代碼生成微操作
7.2.5 從微代碼直接產生控制信號
7.3 相對簡單微序列控制器的設計和實現(xiàn)
7.3.1 修改狀態(tài)圖
7.3.2 設計順序硬件和微代碼
7.3.3 用水平微代碼完成設計
7.4 減少微指令數(shù)
7.4.1 微子程序
7.4.2 微代碼跳轉
7.5 微程序控制和硬連線控制的比較
7.5.1 指令集的復雜度
7.5.2 修改的容易度
7.5.3 時鐘速度
7.6 實例：一個（大部分是）微代碼的CPU：奔騰微處理器
7.7 總結
7.8 習題
第8章 運算方法2
8.1 無符號表示法
8.1.1 加法和減法
8.1.2 乘法
8.1.3 除法
8.2 帶符號表示法
8.2.1 符號幅值表示法
8.2.2 符號補碼表示法
8.3 BCD碼(binary coded decimal)
8.3.1 BCD碼的格式
8.3.2 加法和減法
8.3.3 乘法和除法
8.4 專用運算部件
8.4.1 流水線
8.4.2 查找表
8.4.3 華萊士樹
8.5 浮點數(shù)
8.5.1 數(shù)據(jù)格式
8.5.2 數(shù)據(jù)性質
8.5.3 加法和減法
8.5.4 乘法和除法
8.6 實例：IEEE 754 浮點標準
8.6.1 格式
8.6.2 非規(guī)范數(shù)
8.7 總結
8.8 習題
第9章 存儲器結構
9.1 存儲器的層次結構
9.2 cache存儲器
9.2.1 相聯(lián)存儲器
9.2.2 相聯(lián)映象的cache存儲器
9.2.3 直接映象的cache存儲器
9.2.4 組相聯(lián)映象的cache存儲器
9.2.5 在cache中替換數(shù)據(jù)
9.2.6 寫數(shù)據(jù)到cache
9.2.7 cache的性能
9.3 虛擬存儲器
9.3.1 分頁
9.3.2 分段
9.3.3 存儲保護
9.4 基本cache和虛擬存儲器的擴展
9.4.1 基本cache的擴展
9.4.2 基本虛擬存儲器的擴展
9.5 實例：Pentium/Windows個人計算機上的內存管理
9.6 總結
9.7 習題
第10章 輸入輸出結構
10.1 異步數(shù)據(jù)傳輸
10.1.1 源啟動的數(shù)據(jù)傳送
10.1.2 目的啟動的數(shù)據(jù)傳送
10.1.3 握手
10.2 可編程I/O
10.2.1 新指令
10.2.2 新控制信號
10.2.3 新狀態(tài)和RTL代碼
10.2.4 修改CPU硬件以支持新指令
10.2.5 確保其他指令正常工作
10.3 中斷
10.3.1 CPU和I/O設備之間的數(shù)據(jù)傳送
10.3.2 中斷類型
10.3.3 中斷處理
10.3.4 中斷硬件和優(yōu)先級
10.3.5 CPU內部中斷實現(xiàn)
10.4 直接存儲器訪問
10.4.1 將直接存儲器訪問（DMA）納入計算機系統(tǒng)
10.4.2 DMA傳輸方式
10.4.3 修改CPU使其與DMA共處
10.5 I/O處理器
10.6 串行通信2
10.6.1 串行通信原理2
10.6.2 通用異步收發(fā)器（UART）
10.7 實例：串行通信標準
10.7.1 RS-232-C標準
10.7.2 通用串行總線標準
10.8 總結
10.9 習題
第三部分 高級專題
第11章 精簡指令集計算
11.1 RISC基本原理
11.1.1 定長指令
11.1.2 只有LOAD和STORE的指令訪問存儲器
11.1.3 較少的尋址方式
11.1.4 指令流水線
11.1.5 大量的寄存器
11.1.6 硬連線控制單元
11.1.7 延時載入和分支
11.1.8 指令的預測執(zhí)行
11.1.9 優(yōu)化編譯器
11.1.10 分離指令和數(shù)據(jù)流
11.2 RISC指令集
11.3 指令流水線和寄存器窗口
11.3.1 指令流水線
11.3.2 寄存器窗口和重命名
11.4 指令流水線沖突
11.4.1 數(shù)據(jù)沖突
11.4.2 分支沖突
11.5 RISC與CISC的比較
11.6 實例：Itanium微處理器
11.7 小結
11.8 習題
第12章 介紹并行處理
12.1 單處理機系統(tǒng)中的并行機制
12.2 多處理機系統(tǒng)的組織結構
12.2.1 弗林分類法
12.2.2 系統(tǒng)拓撲結構
12.2.3 MIMD系統(tǒng)的體系結構
12.3 多處理機系統(tǒng)中的通信
12.3.1 固定連接
12.3.2 可重構連接
12.3.3 多級互連網絡（MIN）的路由
12.4 多處理機系統(tǒng)中的存儲器管理
12.4.1 共享存儲器
12.4.2 Cache一致性
12.5 多處理機操作系統(tǒng)和軟件
12.6 并行算法
12.6.1 并行冒泡排序
12.6.2 并行矩陣乘法
12.7 其他的并行體系結構
12.7.1 數(shù)據(jù)流計算
12.7.2 脈動陣列
12.7.3 神經網絡
12.8 小結
12.9 習題