用ISP器件設(shè)計現(xiàn)代電路與系統(tǒng)

前言
第1章 現(xiàn)代電路與系統(tǒng)設(shè)計
1.1 什么是現(xiàn)代電路與系統(tǒng)
1.2 現(xiàn)代電路與系統(tǒng)的設(shè)計思想
1.3 現(xiàn)代電路與系統(tǒng)的實現(xiàn)手段
1.4 現(xiàn)代電路與系統(tǒng)的設(shè)計流程
第2章 ISP技術(shù)及其器件
2.1 ISP技術(shù)
2.1.1 ISP技術(shù)有利于設(shè)計
2.1.2 ISP技術(shù)有利于生產(chǎn)制造
2.1.3 ISP利用了先進的ECMOS工藝
2.1.4 ISP應(yīng)用前景廣闊
2.1.5 ISP的未來
2.2 ISP器件
2.2.1 ispMACHTM＆ispLSI＠
2.2.2 ispGDXTM&sipGDSTM
2.2.3 ispPACTM
2.2.4 在系統(tǒng)可編程邏輯器件的結(jié)構(gòu)
2.2.5 在系統(tǒng)可編程接口與互聯(lián)器件的結(jié)構(gòu)
2.2.6 在系統(tǒng)可編程模擬器件的結(jié)構(gòu)
2.3 ISP的實現(xiàn)
第3章 高密度在系統(tǒng)可編程邏輯器件
3.1 ispLSll000／E系列（1k系列）
3.1.1 功能結(jié)構(gòu)
3.1.2 技術(shù)指標(biāo)
3.2 ispLSI2000系列（2k系列）
3.2.1 功能結(jié)構(gòu)
3.2.2 技術(shù)指標(biāo)
3.3 ispLSI3000系列（3k系列）
3.3.1 功能結(jié)構(gòu)
3.3.2 技術(shù)指標(biāo)
3.4 ispLSI5000V系列（5k系列）
3.4.1 功能結(jié)構(gòu)
3.4.2 技術(shù)指標(biāo)
3.5 ispLSI6000系列（6k系列）
3.5.1 功能結(jié)構(gòu)
3.5.2 特性與技術(shù)指標(biāo)
3.6 ispLSI8000／V系列（8k系列）
3.6.1 功能結(jié)構(gòu)
3.6.2 技術(shù)指標(biāo)
3.7 ispMACHTM4A系列
3.7.1 功能結(jié)構(gòu)
3.7.2 技術(shù)指標(biāo)
第4章 在系統(tǒng)可編程模擬器件
4.1 ispPAC10
4.1.1 功能結(jié)構(gòu)
4.1.2 性能指標(biāo)
4.2 ispPAC20
4.2.1 功能結(jié)構(gòu)
4.2.2 工作原理及有關(guān)問題說明
4.3 ispPAC30
4.4 ispPAC80
4.4.1 功能結(jié)構(gòu)
4.4.2 工作原理及有關(guān)問題說明
4.4.3 性能指標(biāo)
第5章 在系統(tǒng)可編程數(shù)字開關(guān)及互聯(lián)器件
5.1 ispGDS系列器件介紹
5.2 ispGDS器件的優(yōu)點及編程步驟
5.2.1 ispGDS器件的優(yōu)點
5.2.2 編程步驟
5.3 ispGDS的特性與指標(biāo)
5.3.1 特性
5.3.2 指標(biāo)
5.4 ispGDX、ispGDXV系列器件
5.4.1 ispGDX、ispGDXV的功能結(jié)構(gòu)
5.4.2 ispGDX、ispGDXV的應(yīng)用領(lǐng)域
5.4.3 ispGDX、ispGDXV的特性及有關(guān)技術(shù)指標(biāo)
第6章 在系統(tǒng)編程開發(fā)軟件中用到的ABEL－HDL
6.1 ABEL－HDL源文件格式
6.2 編寫源文件預(yù)備知識
6.3 ABEL－HDL源文件的編寫
第7章 在系統(tǒng)編程開發(fā)軟件中用到的VHDL
7.1 VHDL語言的源文件結(jié)構(gòu)
7.2 編寫VHDL源文件預(yù)備知識
7.2.1 VHDL基本要素
7.2.2 VHDL基本語句
7.2.3 其它一些有關(guān)知識
7.3 VHDL的層次化設(shè)計及ISP中的VHDL
第8章 在系統(tǒng)編程開發(fā)軟件中用到的Verilog HDL
8.1 Verilog語言的源文件結(jié)構(gòu)
8.2 編寫Verilog源文件預(yù)備知識
8.2.1 Verilog語言基本要素
8.2.2 Verilog語言基本語句
8.2.3 Verilog的系統(tǒng)函數(shù)和任務(wù)
8.2.4 Verilog的編譯預(yù)處理
8.3 Verilog的建模
8.4 Verilog的層次化設(shè)計及ISP中的Verilog
第9章 ISP Design EXPERT開發(fā)軟件
9.1 概述
9.2 原理圖輸入法
9.3 編譯與仿真
9.4 ABEL語言與原理圖混合輸入法
9.5 VHDL輸入和Verilog HDL輸入
9.6 另一種仿真工具Modelsim的使用
9.7 一些問題的進一步說明
第10章 在系統(tǒng)可編程模擬器件（ispPAC）的開發(fā)設(shè)計軟件
10.1 原理圖輸入時ispPAC的內(nèi)部可組態(tài)電路
10.2 ispPAC的編程設(shè)計組態(tài)
10.2.1 ispPAC的增益設(shè)置方法
10.2.2 濾波器的設(shè)計
10.3 PAC－Designer開發(fā)軟件的使用
10.3.1 PAC－Designer軟件的安裝
10.3.2 PAC－Designer軟件的使用方法
10.4 ispPAC80／81器件的開發(fā)設(shè)計
第11章 ispGDX開發(fā)系統(tǒng)
11.1 GDF文件的語法
11.1.1 GDF文件的結(jié)構(gòu)框架
11.1.2 GDF句法
11.2 ispGDX開發(fā)系統(tǒng)
第12章 ISP DOWNLOADTM下載電纜、ISP實驗開發(fā)裝置及編程下載
12.1 ISP DOWNLOADTM下載電纜
12.2 ISP實驗與開發(fā)裝置
12.2.1 開發(fā)裝置的技術(shù)內(nèi)容
12.2.2 在系統(tǒng)可編程ISPLDES實驗開發(fā)裝置的實驗開發(fā)功能
12.3 在系統(tǒng)編程的方法與編程下載
12.3.1 在系統(tǒng)編程各種產(chǎn)品的方法
12.3.2 通常的在系統(tǒng)編程下載
12.3.3 較多器件時的編程下載
12.3.4 器件內(nèi)容的讀出與器件加密
第13章 設(shè)計應(yīng)用實例
13.1 ispLSI設(shè)計實例
13.2 ispGDX設(shè)計實例
13.3 ispPAC設(shè)計實例
13.4 系統(tǒng)設(shè)計與實驗驗證
參考文獻