CPLD/FPGA高級(jí)應(yīng)用開(kāi)發(fā)指南

第1章可編程邏輯器件與EDA技術(shù)
1.1可編程邏輯器件及其特征
1.1.1簡(jiǎn)單PLD
1.1.2CPLD
1.1.3FPCA
1.1.4門陣列
1.1.5標(biāo)準(zhǔn)單元法
1.2PPGA的應(yīng)用及設(shè)計(jì)要求
1.2.1FPGA的應(yīng)用
1.2.2FPGA設(shè)計(jì)要求
1.3EDA技術(shù)簡(jiǎn)介及軟件
1.3.1EDA技術(shù)
1.3.2PPGA開(kāi)發(fā)用的軟件
1.4因特網(wǎng)上的PPCA及其他資源
1.5小結(jié)
第2章XilinxCPLD系列產(chǎn)品
2.1XC9500系列產(chǎn)品
2.1.1簡(jiǎn)介
2.1.2器件結(jié)構(gòu)
2.2CoolRunner-II系列產(chǎn)品
2.2.1簡(jiǎn)介
2.2.2器件結(jié)構(gòu)
2.2.3設(shè)計(jì)技巧
2.3小結(jié)
第3章XilinxFPGA系列產(chǎn)品
3.1Spanan-IIE系列產(chǎn)品
3.1.1概述
3.1.2器件結(jié)構(gòu)
3.2Virtex-II系列產(chǎn)品
3.2.1概述
3.2.2器件結(jié)構(gòu)
3.3Virtex-IIPro系列產(chǎn)品
3.3.1概述
3.3.2器件結(jié)構(gòu)
3.4小結(jié)
第4章XilinxISE應(yīng)用基礎(chǔ)
4.1ISE設(shè)計(jì)流程
4.1.1設(shè)計(jì)輸入
4.1.2功能仿真
4.1.3綜合
4.1.4實(shí)現(xiàn)
4.1.5時(shí)序仿真
4.1.6下載配置
4.2ISE基本設(shè)計(jì)工具
4.2.1ArchitectureWizard
4.2.2PACE
4.2.3內(nèi)核生成器(CORECenerator)
4.2.4iMPACT
4.2.5PROMFileFormatter
4.3小結(jié)
第5章FPGA高級(jí)設(shè)計(jì)技巧(一)——ISE高級(jí)工具
5.1F1oorplanner
5.1.1概述
5.1.2F100rplanner使用說(shuō)明
5.2FPCAEditor
5.2.1概述
5.2.2FPCAEditor使用說(shuō)明
5.3XPower
5.3.1概述
5.3.2XPower使用說(shuō)明
5.4ChipScope
5.4.1概述
5.4.2Chipscope使用說(shuō)明
5.5小結(jié)
第6章FPGA高級(jí)設(shè)計(jì)技巧(二)——約束與配置
6.1約束設(shè)計(jì)
6.1.1概述
6.1.2時(shí)序約束
6.1.3其他重要的約束參數(shù)
6.1.4UCF文件和ConstrmntEdjtor
6.2配置設(shè)計(jì)
6.2.1概述
6.2.2下載配置模式
6.2.3CPLD下載配置設(shè)計(jì)
6.2.4FPGA下載配置設(shè)計(jì)
6.2.5Virtex-II系列器件下載配置設(shè)計(jì)
6.3小結(jié)
第7章FPGA高級(jí)設(shè)計(jì)技巧(三)——時(shí)鐘與RAM
7.1時(shí)鐘設(shè)計(jì)技巧
7.1.1全局時(shí)鐘網(wǎng)絡(luò)
7.1.2數(shù)字延遲鎖相環(huán)(DLL)
7.1.3數(shù)字時(shí)鐘管理器(DCM)
7.2B1ockRAM設(shè)計(jì)技巧
7.2.1B1cokRAM設(shè)計(jì)基礎(chǔ)
7.2.2B1ockRAM設(shè)計(jì)說(shuō)明
7.3小結(jié)
第8章FPGA設(shè)計(jì)仿真驗(yàn)證——ModelSim
8.1數(shù)字電路設(shè)計(jì)的仿真驗(yàn)證
8.1.1仿真驗(yàn)證基本概念
8.1.2Testbench基本概念
8.1.3Teatbench設(shè)計(jì)提示
8.1.4Te8tbench設(shè)計(jì)示例
8.2ModelSim應(yīng)用說(shuō)明
8.2.1ModelSim基本命令
8.2.2ModelSim應(yīng)用說(shuō)明
8.3小結(jié)
第9章基于Synplify的FPGA綜合設(shè)計(jì)
9.1Synplify和SynplifyPro概述
9.1.1選擇SynplifyPro的原因
9.1.2PPGA設(shè)計(jì)流程
9.1.3SynplifyPro界面
9.2SynplifyPro使用入門
9.2.1建立一個(gè)工程
9.2.2編譯
9.2.3設(shè)置Xilinx約束
9.2.4設(shè)置與Xilinx器件有關(guān)的選項(xiàng)
9.2.5執(zhí)行綜合
9.3綜合報(bào)告的解析
9.4時(shí)序修正
9.5VerilogHDL的設(shè)計(jì)風(fēng)格
9.5.1在編寫代碼之前的準(zhǔn)備工作
9.5.2可綜合的VerilogHDL風(fēng)格
9.5.3VerilogHDL代碼風(fēng)格
9.5.4程序員提示
9.6小結(jié)
第10章嵌入式系統(tǒng)的軟硬件設(shè)計(jì)
10.1嵌入式系統(tǒng)的結(jié)構(gòu)
10.1.1CISC結(jié)構(gòu)
10.1.2RISC結(jié)構(gòu)
10.2系統(tǒng)的軟硬件協(xié)同設(shè)計(jì)
10.3設(shè)計(jì)重用與基于平臺(tái)的設(shè)計(jì)
10.4軟硬件協(xié)同設(shè)計(jì)的方法
10.5以太網(wǎng)橋的設(shè)計(jì)實(shí)例
10.5.1以LOTOS為基礎(chǔ)的協(xié)同設(shè)計(jì)
10.5.2要設(shè)計(jì)的以太網(wǎng)橋
10.5.3實(shí)例的具體分析
10.5.4結(jié)果分析
10.6小結(jié)
第11章嵌入PovverPC的平臺(tái)FPGA軟硬件設(shè)計(jì)
11.1PowerPC405內(nèi)部結(jié)構(gòu)和外部接口
11.1.1PowerPC405內(nèi)部結(jié)構(gòu)
11.1.2PowerPC405外部接口
11.2EDK應(yīng)用說(shuō)明
11.2.1系統(tǒng)描述文件
11.2.2EDK開(kāi)發(fā)流程
11.3嵌入PowerPC的平臺(tái)FPGA設(shè)計(jì)
11.3.1嵌入PowerPC的平臺(tái)FPCA設(shè)計(jì)
11.3.2嵌入PowerPC的平臺(tái)PPCA設(shè)計(jì)實(shí)例
11.4小結(jié)
第12章XilinxFPGA在數(shù)字信號(hào)處理領(lǐng)域的應(yīng)用
12.1SystemGenerator基礎(chǔ)
12.1.1系統(tǒng)級(jí)建模
12.1.2DSP的設(shè)計(jì)流程
12.1.3算術(shù)數(shù)據(jù)類型
12.1.4硬件握手
12.1.5按位和按周期對(duì)齊的建模
12.2軟件使用基礎(chǔ)
12.2.1一般設(shè)計(jì)步驟
12.2.2Simulink系統(tǒng)周期與硬件時(shí)鐘頻率
12.2.3同步機(jī)制
12.2.4創(chuàng)建高性能設(shè)計(jì)的提示
12.2.5LogiCORE
12.2.6自動(dòng)創(chuàng)建的文件
12.3積分的例子
12.3.1Simulink建模
12.3.2VHDL等文件的生成
12.3.3ModelSim仿真
12.3.4SynplifyPro綜合
12.3.5翻譯.映射.布局布線
12.4自編寫VHDL的例子
12.4.1計(jì)數(shù)器的VHDL代碼
12.4.2創(chuàng)建計(jì)數(shù)器的Simulink仿真模型
12.4.3計(jì)數(shù)器例子的文件
12.4.4運(yùn)行SystemCenerator
12.4.5計(jì)數(shù)器的仿真和綜合
12.5自編寫VerilogHDL的例子
12.5.1計(jì)數(shù)器的VerilogHDL代碼
12.5.2創(chuàng)建計(jì)數(shù)器的Simulink仿真模型
12.5.3計(jì)數(shù)器例子的文件
12.5.4運(yùn)行SystemCenerator
12.5.5計(jì)數(shù)器的仿真和綜合
12.6小結(jié)
附錄AIC和FPGA設(shè)計(jì)新手必讀
A.1引言
A.2硬件描述語(yǔ)言的誕生及電子設(shè)計(jì)自動(dòng)化工具的發(fā)展
A.3各種EDA工具介紹與自動(dòng)化設(shè)計(jì)流程之關(guān)系
A.3.1系統(tǒng)規(guī)范制定(DenneSpecification)
A.3.2設(shè)計(jì)描述(DesignDescription)
A.3.3功能驗(yàn)證(FunctionVerification)
A.3.4邏輯電路綜合(LogicSynthesis)
A.3.5邏輯門級(jí)的電路功能驗(yàn)證(Gate-LevelNetlistVerification)
A.3.6布局與布線(P1aceandRouting)
A.3.7布線后的電路功能驗(yàn)證(PostLayoutVerification)
A.4結(jié)論
附錄BVerilogHDL與VHDL的比較
1.VHDL
2.VerilogHDL
3.兩種語(yǔ)言的描述層次
4.1995年HDL的使用情況
5.VHDL與VerilogHDL在各方面的比較
附錄CVirtex-II和Spartan-II的管腳
附錄D實(shí)驗(yàn)指導(dǎo)
實(shí)驗(yàn)1ISE應(yīng)用基礎(chǔ)
實(shí)驗(yàn)?zāi)康?br />實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)說(shuō)明
實(shí)驗(yàn)步驟
實(shí)驗(yàn)2ModelSim應(yīng)用基礎(chǔ)
實(shí)驗(yàn)?zāi)康?br />實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)說(shuō)明
實(shí)驗(yàn)步驟
實(shí)驗(yàn)3Synplify的設(shè)計(jì)實(shí)例
實(shí)驗(yàn)?zāi)康?br />實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)說(shuō)明
實(shí)驗(yàn)步驟
實(shí)驗(yàn)4基于PowerPC405的FPCA設(shè)計(jì)實(shí)例
實(shí)驗(yàn)?zāi)康?br />實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)說(shuō)明
實(shí)驗(yàn)提示
實(shí)驗(yàn)步驟
實(shí)驗(yàn)5SystemGenerator的設(shè)計(jì)實(shí)例
實(shí)驗(yàn)?zāi)康?br />實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)說(shuō)明
積分實(shí)驗(yàn)步驟
VHDL步驟
VerilogHDL步驟
附錄EIC和FPGA專業(yè)術(shù)語(yǔ)的中英文對(duì)照
附錄FXilinxFPGA支持的IP列表
參考資料