專(zhuān)用集成電路設(shè)計(jì)基礎(chǔ)

第一章  概論
 1.1  集成電路的發(fā)展歷程  1
  1.1.1  半導(dǎo)體集成電路的出現(xiàn)與發(fā)展  1
  1.1.2  集成電路發(fā)展的特點(diǎn)  1
 1.2  專(zhuān)用集成電路設(shè)計(jì)要求  3
  1.2.1  關(guān)于“速度”  3
  1.2.2  關(guān)于“功耗”  4
  1.2.3  關(guān)于“價(jià)格”  5
 1.3  集成電路的分類(lèi)  6
  1.3.1  按功能分類(lèi)  6
  1.3.2  按結(jié)構(gòu)形式和材料分類(lèi)  6
  1.3.3  按有源器件及工藝類(lèi)型分類(lèi)  6
  1.3.4  按集成電路的規(guī)模分類(lèi)  7
  1.3.5  按生產(chǎn)目的和實(shí)現(xiàn)方法分類(lèi)  7
 1.4  集成電路設(shè)計(jì)方法  10
  1.4.1  設(shè)計(jì)方法學(xué)的重大變革  11
  1.4.2  ASIC設(shè)計(jì)步驟  12
  1.4.3  EDA設(shè)計(jì)工具的選擇  13
  1.4.4  ASIC設(shè)計(jì)特點(diǎn)和技巧  13
第二章  集成電路工藝基礎(chǔ)及版圖設(shè)計(jì)
 2.1  引言  15
 2.2  集成電路制造工藝簡(jiǎn)介  16
  2.2.1  氧化工藝  16
  2.2.2  摻雜工藝  18
  2.2.3  光刻工藝  21
 2.3  版圖設(shè)計(jì)技術(shù)  23
  2.3.1  硅柵MOS工藝簡(jiǎn)介  23
  2.3.2  P阱CMOS工藝簡(jiǎn)介  24
  2.3.3  雙阱工藝及SOI CMOS工藝簡(jiǎn)介  27
  2.3.4  版圖設(shè)計(jì)規(guī)則  28
 2.4  電參數(shù)設(shè)計(jì)規(guī)則  32
  2.4.1  電阻值的估算  32
  2.4.2  MOS電容  35
第三章  MOS集成電路器件基礎(chǔ)
 3.1  MOS場(chǎng)效應(yīng)管(MOSFET)的結(jié)構(gòu)及符號(hào)  40
  3.1.1  NMOS管的簡(jiǎn)化結(jié)構(gòu)  40
  3.1.2  N阱及PMOS  40
  3.1.3  MOS管符號(hào)  41
 3.2  MOS管的電流電壓特性  42
  3.2.1  MOS管的轉(zhuǎn)移特性  42
  3.2.2  MOS管的輸出特性  42
  3.2.3  MOS管的電流方程  43
  3.2.4  MOS管的輸出電阻  45
  3.2.5  MOS管的跨導(dǎo)gm  46
  3.2.6  體效應(yīng)及背柵跨導(dǎo)gmb  47
  3.2.7  場(chǎng)效應(yīng)管亞閾區(qū)特性  47
  3.2.8  溝道尺寸W、L對(duì)閾值電壓U TH和特征頻率f T的影響  47
 3.3  MOS電容  49
  3.3.1  用作單片電容器的MOS器件特性  49
  3.3.2  MOS管的極間電容和寄生電容  50
 3.4  MOS管的Spice模型參數(shù)  51
 3.5  MOS管小信號(hào)等效電路  53
  3.5.1  低頻小信號(hào)模型  53
  3.5.2  MOS管的高頻小信號(hào)等效電路  53
第四章  數(shù)字集成電路設(shè)計(jì)基礎(chǔ)
 4.1  MOS開(kāi)關(guān)及CMOS傳輸門(mén)  55
  4.1.1  單管MOS開(kāi)關(guān)  55
  4.1.2  CMOS傳輸門(mén)  57
 4.2  CMOS反相器  58
  4.2.1  反相器電路  58
  4.2.2  CMOS反相器功耗  59
  4.2.3  CMOS反相器的直流傳輸特性  61
  4.2.4  CMOS反相器的噪聲容限  63
  4.2.5  CMOS反相器的門(mén)延遲，級(jí)聯(lián)及互連線產(chǎn)生的延遲  64
 4.3  全互補(bǔ)CMOS集成門(mén)電路  70
  4.3.1  CMOS與非門(mén)設(shè)計(jì)  70
  4.3.2  CMOS或非門(mén)設(shè)計(jì)  72
  4.3.3  CMOS與或非門(mén)和或與非門(mén)設(shè)計(jì)  74
  4.3.4  CMOS三態(tài)門(mén)和鐘控CMOS邏輯電路  76
  4.3.5  CMOS異或門(mén)設(shè)計(jì)  76
  4.3.6  CMOS同或門(mén)設(shè)計(jì)  77
  4.3.7  CMOS數(shù)據(jù)選擇器  78
  4.3.8  布爾函數(shù)邏輯——傳輸門(mén)的又一應(yīng)用  78
  4.3.9  CMOS全加器  79
 4.4  改進(jìn)的CMOS邏輯電路  81
  4.4.1  偽NMOS邏輯(Pseudo NMOS Logic)電路  81
  4.4.2  動(dòng)態(tài)CMOS邏輯電路(預(yù)充電CMOS電路)  83
  4.4.3  多米諾邏輯(Domino Logic)  86
  4.4.4  流水線邏輯和無(wú)競(jìng)爭(zhēng)技術(shù)  88
 4.5  移位寄存器、鎖存器、觸發(fā)器、I/O單元  91
  4.5.1  移位寄存器  91
  4.5.2  鎖存器  91
  4.5.3  觸發(fā)器(Flip flops)  93
  4.5.4  通用I/O單元  95
第五章  數(shù)字集成電路系統(tǒng)設(shè)計(jì)
 5.1  二進(jìn)制加法器(Adder)  97
  5.1.1  一位加法器——半加器(Half Adder)與全加器(Full Adder)  97
  5.1.2  n位并行加法器  98
  5.1.3  浮點(diǎn)數(shù)加法器(Floating Point Adder)  102
 5.2  二進(jìn)制乘法器(Multiplier)  104
  5.2.1  二進(jìn)制乘法運(yùn)算  104
  5.2.2  數(shù)字乘法器的電路結(jié)構(gòu)  105
 5.3  桶型移位器(Barrel Shifter)  110
 5.4  可編程邏輯器件  111
  5.4.1  可編程邏輯器件的基本構(gòu)成  112
  5.4.2  幾種典型的可編程邏輯器件  116
 5.5  半導(dǎo)體存儲(chǔ)器  122
  5.5.1  隨機(jī)存取存儲(chǔ)器RAM  123
  5.5.2  只讀存儲(chǔ)器ROM  125
第六章  模擬集成電路設(shè)計(jì)基礎(chǔ)
 6.1  引言  127
 6.2  MOS電流源及CMOS運(yùn)算放大器  128
  6.2.1  MOS電流源  128
  6.2.2  CMOS運(yùn)算放大器  130
 6.3  D/A轉(zhuǎn)換器  141
  6.3.1  D/A轉(zhuǎn)換器原理及技術(shù)指標(biāo)  141
  6.3.2  D/A轉(zhuǎn)換器電路舉例  143
 6.4  A/D轉(zhuǎn)換器  153
  6.4.1  A/D轉(zhuǎn)換器的原理、指標(biāo)及特性  153
  6.4.2  A/D轉(zhuǎn)換器的分類(lèi)及應(yīng)用  154
  6.4.3  A/D轉(zhuǎn)換器電路舉例  155
第七章  硬件描述語(yǔ)言簡(jiǎn)介
 7.1  VHDL語(yǔ)言簡(jiǎn)介  163
  7.1.1  VHDL概述  163
  7.1.2  VHDL語(yǔ)言程序的基本結(jié)構(gòu)  166
  7.1.3  VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型及運(yùn)算操作符  171
  7.1.4  VHDL語(yǔ)言構(gòu)造體的描述方式  176
  7.1.5  VHDL語(yǔ)言的主要描述語(yǔ)句  178
  7.1.6  基本邏輯電路設(shè)計(jì)與邏輯綜合  185
 7.2  Verilog HDL語(yǔ)言簡(jiǎn)介  189
  7.2.1  Verilog HDL概述  189
  7.2.2  Verilog HDL中的模塊及描述方式  191
  7.2.3  Verilog HDL的數(shù)據(jù)類(lèi)型及運(yùn)算符  193
  7.2.4  Verilog HDL的主要描述語(yǔ)句  198
  7.2.5  基本邏輯電路設(shè)計(jì)  213
  7.2.6  Verilog HDL仿真與綜合  214
第八章  常用EDA軟件介紹
 8.1  eProduct Designer軟件介紹  216
  8.1.1  子系統(tǒng)設(shè)計(jì)  216
  8.1.2  從原理圖生成符號(hào)  231
  8.1.3  設(shè)計(jì)仿真  234
  8.1.4  VHDL仿真  247
  8.1.5  EDIF Interface介紹  254
 8.2  Tanner使用指南  256
  8.2.1  概述  256
  8.2.2  原理圖輸入工具S Edit  257
  8.2.3  版圖設(shè)計(jì)工具L Edit  269
 8.3  Cadence EDA軟件的使用  282
  8.3.1  啟動(dòng)Cadence EDA軟件  283
  8.3.2  建立設(shè)計(jì)庫(kù)  284
  8.3.3  使用Composer軟件包繪制電路原理圖  285
  8.3.4  生成電路符號(hào)圖(Symbol)  288
  8.3.5  使用Hspice軟件包對(duì)設(shè)計(jì)進(jìn)行前仿真——Pre Simulation  290
  8.3.6  使用Virtuoso軟件包進(jìn)行全定制版圖設(shè)計(jì)  293
  8.3.7  設(shè)計(jì)規(guī)則檢查DRC(Design Rule Check)  296
  8.3.8  版圖參數(shù)的提取及版圖與原理圖的對(duì)比(LVS)  297
  8.3.9  布局/布線后仿真(Post Layout Simulation)  300
  8.3.10  生成CIF格式的版圖數(shù)據(jù)并提交生產(chǎn)廠家(MOSIS)  300