數(shù)字邏輯電路設(shè)計(jì)與實(shí)現(xiàn)

第1章邏輯概論
1.1數(shù)字系統(tǒng)
1.2二進(jìn)制數(shù)的四則運(yùn)算
1.3BCD碼
1.4格雷碼
1.5基本邏輯組件
1.6布爾代數(shù)
1.7布爾函數(shù)的化簡(jiǎn)
1.7.1算法
1.7.2卡諾圖法
1.7.3列表法
第2章繪圖輸入法
2.1數(shù)字電路設(shè)計(jì)
2.2安裝MAX+plusⅡ
2.3繪圖輸入法
2.4功能模擬
2.5產(chǎn)生符號(hào)文件
第3章HDL語法
3.1AHDL
3.1.1基本的AHDL結(jié)構(gòu)
3.1.2Title語句
3.1.3Parameters語句
3.1.4Include語句
3.1.5Constant語句
3.1.6Define語句
3.1.7FunctionPrototype語句
3.1.8Options語句
3.1.9Assert語句
3.1.10Variable程序段
3.2VHDL
3.2.1基本的VHDL結(jié)構(gòu)
3.2.2同時(shí)性語句
3.2.3順序性語句
3.2.4數(shù)據(jù)類型
3.2.5狀態(tài)機(jī)設(shè)計(jì)
第4章組合邏輯設(shè)計(jì)(一)--計(jì)算電路
4.1引言
4.2半加器與全加器
4.2.1多位加法器
4.2.2預(yù)先進(jìn)位加法器
4.3半減器與全減器
4.4加／減法器
4.5BCD加法器
4.6BCD減法器
4.7BCD加／減法器
第5章組合邏輯設(shè)計(jì)(二)--處理電路
5.1多任務(wù)器
5.2解多任務(wù)器
5.3譯碼器
5.3.1BCD譯碼器
5.3.2BCD對(duì)七段顯示的譯碼器
5.4編碼器
5.4.1BCD編碼器
5.4.2優(yōu)先編碼器
5.5比較器
5.6同位檢查器與產(chǎn)生器
第6章觸發(fā)器
6.1引言
6.2門控RS觸發(fā)器
6.2.1時(shí)鐘RS觸發(fā)器
6.2.2邊沿觸發(fā)RS觸發(fā)器
6.3JK觸發(fā)器
6.3.1追跑情況
6.3.2主從式Ⅸ觸發(fā)器
6.4D觸發(fā)器
6.5T觸發(fā)器
6.6觸發(fā)器的繪圖描述法
6.7觸發(fā)器的HDL語言描述語法
第7章計(jì)數(shù)器
7.1異步計(jì)數(shù)器
7.2任意模數(shù)的異步計(jì)數(shù)器
7.3同步計(jì)數(shù)器
7.4含同步清除功能的計(jì)數(shù)器
第8章寄存器
8.1移位寄存器
8.2移位寄存器的種類
8.2.1串行輸入串行輸出
8.2.2串行輸入并列輸出
8.2.3并列輸入串行輸出
8.2.4并列輸入并列輸出
8.3環(huán)形計(jì)數(shù)器
8.4詹森計(jì)數(shù)器
第9章時(shí)序邏輯電路分析與設(shè)計(jì)
9.1觸發(fā)器的特征方程式
9.2觸發(fā)器的激發(fā)表
9.3觸發(fā)器的狀態(tài)圖
9.4時(shí)序邏輯電路分類
9.5時(shí)序邏輯電路分析
9.5.1摩爾型時(shí)序邏輯電路
9.5.2米里型時(shí)序邏輯電路
9.6時(shí)序邏輯電路的設(shè)計(jì)
9.6.1狀態(tài)圖的建立
9.6.2狀態(tài)化簡(jiǎn)與編碼
9.6.3邏輯電路的實(shí)現(xiàn)
9.6.4狀態(tài)機(jī)的HDL設(shè)計(jì)