數(shù)字邏輯與VHDL設(shè)計

第1章設(shè)計概念
1.1數(shù)字硬件
1.1.1標準芯片
1.1.2可編程邏輯器件
1.1.3全定制設(shè)計芯片
1.2設(shè)計過程
1.3數(shù)字硬件的設(shè)計
1.3.1基本設(shè)計周期
1.3.2數(shù)字硬件單元的設(shè)計
1.4本書的邏輯電路設(shè)計
1.5理論與實際
參考文獻
第2章邏輯電路導(dǎo)論
2.1變量與函數(shù)
2.2反相
2.3真值表
2.4邏輯門與網(wǎng)絡(luò)
2.4.1邏輯網(wǎng)絡(luò)的分析
2.5布爾代數(shù)
2.5.1文氏圖
2.5.2記號與術(shù)語
2.5.3運算的優(yōu)先級
2.6用與門、或門和非門進行綜合
2.6.1積之和形式與和之積形式
2.7設(shè)計實例
2.7.1三路燈控制
2.7.2多路器電路
2.8CAD工具簡介
2.8.1設(shè)計輸入
2.8.2綜合
2.8.3功能模擬
2.8.4小結(jié)
2.9VHDL簡介
2.9.1用VHDL表示數(shù)字電路
2.9.2如何寫簡單VHDL代碼
2.9.3如何寫VHDL代碼
2.10結(jié)論
習(xí)題
參考文獻
第3章實現(xiàn)技術(shù)
3.1晶體管開關(guān)
3.2NMOS邏輯門
3.3CMOS邏輯門
3.3.1邏輯門電路的速度
3.4負邏輯系統(tǒng)
3.5標準芯片
3.5.17400系列標準芯片
3.6可編程邏輯器件
3.6.1可編程邏輯陣列PLA
3.6.2可編程陣列邏輯PAL
3.6.3對PLA和PAL編程
3.6.4復(fù)合可編程邏輯器件CPLD
3.6.5現(xiàn)場可編程門陣列
3.6.6使用CAD工具在CPLD和FPGA中實現(xiàn)電路
3.7客戶定制芯片、標準單元和門陣列
3.8實際特性
3.8.1金屬氧化物場效應(yīng)晶體管的制造和特性
3.8.2MOSFET的導(dǎo)通電阻
3.8.3邏輯門的電平
3.8.4噪聲容限
3.8.5邏輯門的動態(tài)運行
3.8.6邏輯門的功耗
3.8.7通過晶體管開關(guān)傳送1和0
3.8.8邏輯門的扇入和扇出
3.9傳輸門
3.9.1異或門
3.9.2多路器電路
3.10可編程器件(SPLD.CPLD和FPGA)的實現(xiàn)細節(jié)
3.10.1FPGA的實現(xiàn)
3.11結(jié)束語
習(xí)題
參考文獻
第4章邏輯函數(shù)的優(yōu)化實現(xiàn)
4.1卡諾圖
4.2最小化的策略
4.2.1名詞術(shù)語
4.2.2最小化過程
4.3和之積形式的最小化
4.4不完全規(guī)定函數(shù)
4.5多輸出電路
4.6與非門和或非門組成的邏輯網(wǎng)絡(luò)
4.7多級綜合
4.7.1提取公因子
4.7.2功能分解
4.7.3多級與非和或非電路
4.8多級電路分析
4.9立方體表示法
4.9.1立方體和超立方體
4.10使用立方體表示法對函數(shù)最小化
4.10.1產(chǎn)生質(zhì)蘊涵項
4.10.2確定必要質(zhì)蘊涵項
4.10.3求最小覆蓋的完整過程
4.11一些實際問題
4.12CAD工具
4.12.1邏輯綜合和優(yōu)化
4.12.2物理設(shè)計
4.12.3時序模擬
4.12.4設(shè)計流程小結(jié)
4.12.5由VHDL代碼綜合而得的電路實例
4.13小結(jié)
習(xí)題
參考文獻
第5章數(shù)的表示方法和算術(shù)運算電路
5.1數(shù)的位置表示法
5.1.1無符號整數(shù)
5.1.2十進制系統(tǒng)和二進制系統(tǒng)之間的轉(zhuǎn)換
5.1.3八進制和十六進制數(shù)的表示方法
5.2無符號數(shù)的加法運算
5.2.1全加器的分解
5.2.2行波進位加法器
5.2.3設(shè)計實例
5.3有符號數(shù)
5.3.1負數(shù)
5.3.2加法和減法
5.3.3加法器、減法器
5.3.4基數(shù)補碼方案
5.3.5算術(shù)運算的一般觀察
5.3.6電路的性能
5.4快速加法器
5.4.1先行進位加法器
5.5使用CAD工具設(shè)計算術(shù)運算電路
5.5.1使用原理圖編輯器設(shè)計算術(shù)運算電路
5.5.2使用VHDL設(shè)計算術(shù)運算電路
5.5.3VHDL代碼中表示數(shù)字方法
5.5.4算術(shù)賦值語句
5.6乘法
5.6.1無符號數(shù)的陣列乘法器
5.6.2有符號數(shù)的乘法
5.?數(shù)的其他表示方法
5.7.1定點數(shù)
5.7.2浮點數(shù)
5.7.3二-十進制表示法
5.8ASCII字符代碼
習(xí)題
參考文獻
第6章組合電路積木塊
6.1多路器
6.1.1以多路器為元件的邏輯綜合
6.1.2使用香農(nóng)展開的多路器綜合
6.2譯碼器
6.2.1多路分解器
6.3編碼器
6.3.1二進制編碼器
6.3.2優(yōu)先級編碼器
6.4代碼轉(zhuǎn)換器
6.5算術(shù)比較電路
6.6用VHDL設(shè)計組合邏輯電路
6.6.1賦值語句
6.6.2選擇信號賦值語句
6.6.3條件信號賦值語句
6.6.4FOR生成語句
6.6.5并行和順序賦值語句
6.6.6進程語句
6.6.7CASE語句
6.7結(jié)束語
習(xí)題
參考文獻
第7章觸發(fā)器、寄存器、計數(shù)器和一個簡單的處理器
7.1基本的鎖存器
7.2SR選通鎖存器
7.2.1用與非門組成選通RS鎖存器
7.3選通D鎖存器
7.3.1傳輸延遲的影響
7.4主—從觸發(fā)器和邊沿觸發(fā)D觸發(fā)器
7.4.1主—從D觸發(fā)器
7.4.2邊沿觸發(fā)的D觸發(fā)器
7.4.3帶有清0和預(yù)置信號的D觸發(fā)器
7.5T觸發(fā)器
7.5.1可配置的觸發(fā)器
?.6JK觸發(fā)器
7.7術(shù)語小結(jié)
?.8寄存器
7.8.1移位寄存器
7.8.2并行存取的移位寄存器
7.9計數(shù)器
7.9.I異步計數(shù)器
7.9.2同步計數(shù)器
7.9.3具有并行加載功能的計數(shù)器
7.10同步清0
7.11其他類型的計數(shù)器
7.11.1二—十進制計數(shù)器
7.11.2環(huán)形計數(shù)器
7.11.3Johnson計數(shù)器
7.11.4關(guān)于計數(shù)器設(shè)計的評述
7.12用CAD／12具設(shè)計含存儲元件的電路
7.12.1用圖形編輯器設(shè)計含存儲元件的電路
7.12.2在VHDL代碼中使用鎖存器和觸發(fā)器
7.12.3用VHDL的JJ匝序語句描述存儲元件
7.13用CAD具設(shè)計包含寄存器和計數(shù)器的電路
7.13.1用圖形編輯器設(shè)計包含寄存器和計數(shù)器的電路
7.13.2用VHDL描述含寄存器和計數(shù)器的電路
7.13.3使用VHDL的順序語句描述寄存器和計數(shù)器
7.14設(shè)計實例
7.14.1總線結(jié)構(gòu)
7.14.2簡單的處理器
7.14.3反應(yīng)計時器
7.15小結(jié)
習(xí)題
參考文獻
第8章同步時序電路
8.1基本設(shè)計步驟
8.1.1狀態(tài)圖
8.1.2狀態(tài)表
8.1.3狀態(tài)分配
8.1.4選擇觸發(fā)器得到次態(tài)和輸出表達式
8.1.5時序圖
8.1.6設(shè)計步驟小結(jié)
8.2狀態(tài)分配問題
8.2.1一熱態(tài)位編碼
8.3Mealy狀態(tài)模型
8.4用CAD工具設(shè)計有限狀態(tài)機
8.4.1用VHDL描述Moore型有限狀態(tài)機
8.4.2VHDL代碼的綜合
8.4.3電路的模擬與測試
8.4.4另一種風(fēng)格的VHDL代碼
8.4.5使用CAD工具的設(shè)計步驟小結(jié)
8.4.6用VHDL代碼指定狀態(tài)分配
8.4.?用VHDL描述Mealy型有限狀態(tài)機
8.5串行加法器實例
8.5.1串行加法器的Mealy型有限狀態(tài)機
8.5.2串行加法器的Moore型有限狀態(tài)機
8.5.3串行力D法器的VHDL代碼
8.6狀態(tài)最小化
8.6.1劃分最小化過程
8.6.2不完全規(guī)定有限狀態(tài)機
8.?用時序電路的方法設(shè)計計數(shù)器
8.7.1模8計數(shù)器的狀態(tài)圖和狀態(tài)表
8.7.2狀態(tài)分配
8.7.3用D觸發(fā)器實現(xiàn)
8.7.4用JK觸發(fā)器實現(xiàn)
8.7.5實例——另一種計數(shù)器
8.8仲裁器電路的有限狀態(tài)機
8.8.1仲裁器電路的實現(xiàn)
8.8.2減小狀態(tài)機的輸出延遲
8.8.3小結(jié)
8.9同步時序電路的分析
8.10算法狀態(tài)機(ASM)流程圖
8.11時序電路的形式模型
8.12結(jié)束語
習(xí)題
參考文獻
第9章異步時序電路
9.1異步行為
9.2異步電路分析
9.3異步電路綜合
9.4狀態(tài)化簡
9.5狀態(tài)分配
9.5.1遷移圖
9.5.2利用未指定的次態(tài)項
9.5.3利用附加狀態(tài)變量的狀態(tài)分配
9.5.4一熱態(tài)位狀態(tài)分配
9.6冒險
9.6.1靜態(tài)冒險
9.6.2動態(tài)冒險
9.6.3冒險的影響
9.7一個完整的設(shè)計實例
9.7.1自動售貨機控制器
9.8本章小結(jié)
習(xí)題
參考文獻
第10章數(shù)字系統(tǒng)設(shè)計
10.1積木塊電路
10.1.1帶使能輸入的觸發(fā)器和寄存器
10.1.2帶有使能輸入的移位寄存器
10.1.3靜態(tài)隨機訪問存儲器(SRAM)
10.1.4PLD中的SRAM模塊
10.2設(shè)計實例
10.2.1位計數(shù)器電路
10.2.2含有時間信息的算法狀態(tài)圖
10.2.3移位加乘法器
10.2.4除法器
10.2.5算術(shù)平均數(shù)
10.2.6排序操作
10.3時鐘同步
10.3.1時鐘偏移
10.3.2觸發(fā)器的時間參數(shù)
10.3.3觸發(fā)器的異步輸入
10.3.4消除開關(guān)抖動
10.4結(jié)論
習(xí)題
參考文獻
第11章邏輯電路的測試
11.1故障模型
11.1.1固定故障
11.1.2單故障與多故障
11.1.3CMOS電路
11.2測試集的復(fù)雜性
11.3路徑敏化
11.3.1指定故障的檢測
11.4樹型結(jié)構(gòu)的電路
11.5隨機測試
11.6時序電路的測試
11.6.1可測性設(shè)計
11.7內(nèi)建自測試
11.7.1內(nèi)建邏輯塊觀察器
11.7.2名標分析
11.7.3邊界掃描
11.8印制電路板
11.8.1PCB的測試
11.8.2測試設(shè)備
11.9本章小結(jié)
習(xí)題
參考文獻
附錄AVHDL簡介
附錄B使用指南1
附錄C使用指南2
附錄D使用指南3
附錄E商業(yè)器件
附錄F英漢詞匯對照表