數(shù)字電路簡明教程

第1章 簡介
1.1 歷史回顧 
1.2 模擬/數(shù)字信號 
1.3 數(shù)字集成電路的分類 
1.4 各章的內(nèi)容安排 
第2章 計數(shù)系統(tǒng)與編碼 
2.1 十進制計數(shù)系統(tǒng)簡要回顧 
2.2 二進制計數(shù)系統(tǒng) 
2.2.1 二進制數(shù)到十進制數(shù)的轉(zhuǎn)換 
2.2.2 十進制數(shù)到二進制數(shù)的轉(zhuǎn)換 
2.2.3 使用計數(shù)器 
2.3 八進制計數(shù)系統(tǒng) 
2.3.1 八進制數(shù)到十進制數(shù)的轉(zhuǎn)換 
2.3.2 十進制數(shù)到八進制數(shù)的轉(zhuǎn)換 
2.3.3 八進制數(shù)到二進制數(shù)的轉(zhuǎn)換 
2.3.4 二進制數(shù)到八進制數(shù)的轉(zhuǎn)換 
2.4 十六進制計數(shù)系統(tǒng) 
2.4.1 十六進制數(shù)到十進制數(shù)的轉(zhuǎn)換 
2.4.2 十進制數(shù)到十六進制數(shù)的轉(zhuǎn)換 
2.4.3 十六進制數(shù)到二進制數(shù)的轉(zhuǎn)換 
2.4.4 二進制數(shù)到十六進制數(shù)的轉(zhuǎn)換 
2.4.5 利用BCO和BCH的其他方法 
2.5 二進制編碼的十進制數(shù) 
2.5.1 十進制數(shù)到BCD數(shù)的轉(zhuǎn)換 
2.5.2 BCD數(shù)到十進制數(shù)的轉(zhuǎn)換 
2.6 格雷碼 
2.6.1 格雷碼到二進制數(shù)的轉(zhuǎn)換
2.6.2 二進制數(shù)到格雷碼的轉(zhuǎn)換 
2.7 其他特殊編碼 
2.7.1 余3編碼 
2.7.2 美國標準信息交換碼 
習題 
第3章 邏輯門 
3.1 與門 
3.2 或門 
3.3 非門 
3.4 與、或、非組合邏輯電路 
3.5 與非門 
3.6 或非門 
3.7 邏輯電路的動態(tài)工作過程 
3.7.1 與門 
3.7.2 或門 
3.7.3 與非門 
3.7.4 或非門 
3.8 數(shù)字邏輯電路系列 
3.8.1 TTL邏輯電路 
3.8.2 互補金屬氧化物半導體邏輯芯片系列 
3.8.3 懸空輸入 
3.8.4 未用的輸入 
3.9 邏輯門的故障診斷 
3.9.1 邏輯探針 
3.9.2 集成電路邏輯接線柱 
3.9.3 邏輯脈沖發(fā)生器 
3.9.4 故障診斷 
3.10 邏輯門的實際應(yīng)用 
本章小結(jié) 
習題 
第4章 布爾代數(shù)與邏輯電路 
4.1 布爾符號
4.1.1 與函數(shù)
4.1.2 或函數(shù)
4.1.3 與非函數(shù)
4.1.4 或非函數(shù)
4.1.5 非函數(shù) 
4.2 實數(shù)和布爾代數(shù)的特性 
4.2.1 實數(shù)特性 
4.2.2 布爾代數(shù)的性質(zhì) 
4.3 摩根定律 
4.4 解釋布爾表達式 
4.5 可替換的邏輯門符號 
4.6 真值表 
4.6.1 積之和配置 
4.6.2 和之積配置 
4.7 用布爾代數(shù)簡化布爾表達式 
4.8 用卡諾圖簡化布爾表達式 
4.8.1 無關(guān)項 
4.9 與非門和或非門的多種功能 
4.9.1 用與非門實現(xiàn)其他邏輯功能 
4.9.2 用或非門實現(xiàn)其他邏輯功能 
4.9.3 積之和及和之積電路的重要性
4.9.4 SOP電路的實現(xiàn)
4.9.5 POS電路的實現(xiàn)
4.10 最終的邏輯電路設(shè)計
4.10.1 由布爾表達式設(shè)計邏輯電路
4.10.2 由真值表實現(xiàn)邏輯電路
本章小結(jié)
習題
第5章 組合邏輯電路
5.1 異或門/同或門
5.1.1 異或門
5.1.2 同或門 
5.2 奇偶 
5.2.1 奇偶配置
5.2.2 奇校驗
5.2.3 偶校驗
5.2.4 奇偶發(fā)生器
5.2.5 奇偶發(fā)生器/校驗器 
5.3 控制電路 
5.3.1 SHIFT/LOAD控制電路 
5.3.2 右移/左移控制電路 
5.3.3 磁帶方向控制電路
5.3.4 史密特觸發(fā)輸入電路
5.4 檢測/選擇/分配邏輯電路
5.4.1 BCD無效和檢測器
5.4.2 數(shù)據(jù)選擇/分配邏輯電路
5.5 其他組合邏輯電路
5.5.1 進位輸出邏輯電路
5.5.2 ROM地址解碼器邏輯電路 
5.6 故障診斷 
5.6.1 減計數(shù)操作 
本章小結(jié) 
習題 
第6章 鎖存器和觸發(fā)器電路 
6.1 低電平有效鎖存器 
6.1.1 開關(guān)去抖——鎖存器應(yīng)用 
6.2 高電平有效的鎖存器 
6.3 門限鎖存器 
6.3.1 門限S-C鎖存器 
6.3.2 門限D(zhuǎn)鎖存器 
6.3.3 四位雙穩(wěn)鎖存器 
6.4 D觸發(fā)器
6.4.1 上升沿觸發(fā)的D觸發(fā)器
6.4.2 數(shù)據(jù)手冊中的參數(shù) 
6.4.3 下降沿觸發(fā)的D觸發(fā)器 
6.4.4 翻轉(zhuǎn)操作 
6.5 J-K觸發(fā)器 
6.6 J-K主從觸發(fā)器 
6.7 觸發(fā)器的實際應(yīng)用 
6.7.1 移位寄存器 
6.7.2 并行數(shù)據(jù)傳輸 
6.7.3 時鐘脈沖發(fā)生器 
6.7.4 計數(shù)器 
6.8 觸發(fā)器故障診斷 
本章小結(jié) 
習題 
第7章 計數(shù)器 
7.1 異步計數(shù)器
7.1.1 由NGT觸發(fā)的觸發(fā)器構(gòu)成的模8加計數(shù)器
7.1.2 由PGT觸發(fā)的觸發(fā)器構(gòu)成的模8加計數(shù)器 
7.1.3 由D觸發(fā)器構(gòu)成的模8加計數(shù)器 
7.1.4 模16加計數(shù)器
7.1.5 模32加計數(shù)器
7.1.6 模8減計數(shù)器 
7.2 異步截位計數(shù)器
7.2.1 模5加計數(shù)器
7.2.2 模24加計數(shù)器
7.2.3 異步IC計數(shù)器
7.2.4 計數(shù)器的級聯(lián) 
7.2.5 異步計數(shù)器的優(yōu)/缺點 
7.3 同步計數(shù)器
7.3.1 模8加計數(shù)器
7.3.2 模16加計數(shù)器 
7.3.3 模10加計數(shù)器 
7.3.4 模8減計數(shù)器 
7.3.5 同步計數(shù)器的優(yōu)/缺點 
7.4 同步加/減計數(shù)器 
7.5 同步可編程計數(shù)器
7.5.1 可預置的計數(shù)器
7.5.2 同步IC計數(shù)器 
7.6 同步計數(shù)器的設(shè)計
7.6.1 模16加計數(shù)器的設(shè)計
7.6.2 模10加計數(shù)器的設(shè)計 
7.6.3 模6加計數(shù)器的設(shè)計 
7.6.4 用D觸發(fā)器設(shè)計同步計數(shù)器 
7.7 混合計數(shù)器 
7.8 計數(shù)器譯碼 
7.9 移位寄存器計數(shù)器 
7.10 計數(shù)器的實際應(yīng)用
7.10.1 分頻
7.10.2 計數(shù) 
7.11 計數(shù)器的故障診斷 
本章小結(jié) 
習題 
第8章 寄存器 
8.1 串行輸入寄存器 
8.1.1 串行入/串行出移位寄存器 
8.1.2 串行入/并行出移位寄存器 
8.2 并行輸入和通用寄存器
8.2.1 并行入/串行出移位寄存器
8.2.2 并行入/并行出寄存器 
8.2.3 通用寄存器 
8.3 寄存器的實際應(yīng)用
8.3.1 碼檢測器
8.3.2 數(shù)據(jù)循環(huán)移位寄存器
8.3.3 環(huán)形/約翰遜計數(shù)器
8.3.4 乘法/除法寄存器 
8.4 寄存器的故障診斷 
本章小結(jié) 
習題 
第9章 數(shù)字運算與電路
9.1 十進制/二進制運算
9.1.1 模9補碼 
9.1.2 模10補碼 
9.1.3 二進制算法 
9.1.4 模1補碼 
9.1.5 模2補碼 
9.1.6 乘法/除法 
9.1.7 簡要回顧 
9.2 BCD/XS3運算
9.2.1 二-十進制（BCD）加法 
9.2.2 余3編碼 
9.3 二進制加法器
9.3.1 半加器
9.3.2 全加器
9.3.3 加/減法器 
9.4 BCD加法器 
9.5 算術(shù)邏輯單元 
本章小結(jié) 
習題 
第10章 MSI數(shù)字電路
10.1 譯碼器 
10.1.1 2-4線譯碼器 
10.1.2 3-8線譯碼器 
10.1.3 4-10線譯碼器 
10.1.4 BCD-7段碼譯碼器 
10.2 編碼器 
10.2.1 4-2線編碼器 
10.2.2 4-2線優(yōu)先編碼器 
10.2.3 8-3線優(yōu)先編碼器 
10.2.4 10-4線優(yōu)先編碼器
10.3 數(shù)據(jù)選擇器 
10.3.1 2-1線數(shù)據(jù)選擇器 
10.3.2 4-1線數(shù)據(jù)選擇器 
10.3.3 8-1線數(shù)據(jù)選擇器 
10.4 數(shù)據(jù)分配器
10.4.1 1-4線數(shù)據(jù)分配器
10.4.2 1-8線數(shù)據(jù)分配器 
10.5 數(shù)值比較器 
10.6 應(yīng)用及故障診斷
10.6.1 地址譯碼器
10.6.2 顯示譯碼器
10.6.3 邏輯功能產(chǎn)生器 
10.6.4 數(shù)據(jù)轉(zhuǎn)換 
本章小結(jié) 
習題 
第11章 接口和數(shù)據(jù)轉(zhuǎn)換 
11.1 集成電路技術(shù)
11.1.1 晶體管-晶體管邏輯
11.1.2 CMOS技術(shù)
11.1.3 BiCMOS技術(shù)
11.2 電壓/電流兼容性
11.2.1 電流供出和電流灌入 
11.2.2 扇出和扇入 
11.2.3 噪聲容限/免疫力 
11.2.4 接口要求 
11.2.5 集電極開路集成電路 
11.3 三態(tài)邏輯 
11.3.1 三態(tài)輸出緩沖器 
11.3.2 總線收發(fā)器 
11.3.3 具有三態(tài)輸出的寄存器 
11.4 數(shù)據(jù)轉(zhuǎn)換 
11.4.1 數(shù)模轉(zhuǎn)換 
11.4.2 數(shù)據(jù)轉(zhuǎn)換規(guī)則 
11.4.3 模數(shù)轉(zhuǎn)換 
11.5 應(yīng)用與故障診斷 
本章小結(jié) 
習題 
第12章 存儲器 
12.1 存儲器的基本概念 
12.2 只讀存儲器 
12.2.1 掩膜只讀存儲器 
12.2.2 可編程只讀存儲器 
12.2.3 可擦除可編程ROM 
12.2.4 電可擦除可編程ROM 
12.2.5 ROM存取時間
12.2.6 閃速存儲器
12.3 隨機存取存儲器
12.3.1 靜態(tài)RAM
12.3.2 256 K×1 SRAM 
12.3.3 SRAM的時序 
12.3.4 動態(tài)RAM 
12.3.5 1 M×1 CMOS DRAM時序 
12.3.6 刷新操作 
12.3.7 偽靜態(tài)RAM 
12.3.8 靜電釋放 
12.4 存儲器編址 
12.4.1 存儲器地址 
12.4.2 地址譯碼 
本章小結(jié) 
習題 
第13章 可編程邏輯器件/陣列 
13.1 可編程邏輯符號體系 
13.2 體系結(jié)構(gòu)/軟件
13.2.1 體系結(jié)構(gòu)
13.2.2 軟件 
13.2.3 專用集成電路 
13.3 可編程邏輯器件
13.3.1 可編程邏輯陣列
13.3.2 可編程陣列邏輯
13.4 現(xiàn)場可編程門陣列
13.4.1 54SX系列FPGA
13.4.2 MX系列FPGA 
本章小結(jié)
習題
附錄A 邏輯電路技術(shù) 
附錄B 制造商數(shù)據(jù)表 
附錄C IEEE標準綜述（91-1984）邏輯符號說明 
附錄D 部分習題答案 
術(shù)語表