計(jì)算機(jī)組成原理實(shí)驗(yàn)教程

第1章 COP2000系統(tǒng)硬件簡介
1.1 COP2000硬件特點(diǎn)
1.2 COP2000硬件組成
1.2.1 控制臺硬件組成
1.2.2 運(yùn)算器模塊
1.2.3 程序計(jì)數(shù)器模塊
1.2.4 內(nèi)存模塊
1.2.5 微程序控制模塊
1.3 FPGA實(shí)驗(yàn)板組成
1.4 COP2000控制臺及其使用方法
1.4.1 顯示內(nèi)部寄存器
1.4.2 內(nèi)存操作
1.4.3 控制存儲器操作
1.4.4 鍵盤調(diào)試舉例
1.5 COP2000系統(tǒng)的自動檢測
第2章 COP2000集成開發(fā)環(huán)境使用
2.1 COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)軟件簡介
2.1.1 文件功能
2.1.2 結(jié)構(gòu)圖功能
2.1.3 邏輯分析功能
2.1.4 圖示幫助功能
2.1.5 指令、微程序、跟蹤功能
2.1.6 快捷鍵圖標(biāo)功能
2.2 FPGA實(shí)驗(yàn)板軟件簡介
2.2.1 FPGA擴(kuò)展板結(jié)構(gòu)圖功能
2.2.2 FPGA擴(kuò)展板存儲器界面功能
第3章 可編程邏輯器件與EDA技術(shù)簡介
3.1 簡單可編程邏輯器件簡介
3.1.1 GAL的結(jié)構(gòu)和工作原理
3.1.2 GALl6V8七段顯示器譯碼電路設(shè)計(jì)
3.2 復(fù)雜可編程邏輯器件CPLD簡介
3.2.1 XC9500系列器件結(jié)構(gòu)
3.2.2 XC9572的ALu設(shè)計(jì)舉例
3.3 現(xiàn)場可編程門陣列FPGA簡介
3.3.1 Virtex陣列
3.3.2 輸入輸出塊（IOB）
3.3.3 可配置邏輯塊（CLB）
3.3.4 時鐘分布
3.4 ABEL硬件描述語言簡介
3.4.1 ABEL語言用戶源文件的基本結(jié)構(gòu)
3.4.2 ABEL語言的基本語法
3.5 VHDL硬件描述語言簡介
3.5.1 概述
3.5.2 VHDL語言的基本結(jié)構(gòu)
3.5.3 VHDL的標(biāo)識符、數(shù)據(jù)對象、數(shù)據(jù)類型
3.5.4 VHDL語言的運(yùn)算操作符
3.6 Xilinx Foundation F4.2簡介
3.6.1 建立設(shè)計(jì)項(xiàng)目
3.6.2 建立空設(shè)計(jì)文件
3.6.3 保存VHDL文本
3.6.4 將VHDL文件加入項(xiàng)目中
3.6.5 對項(xiàng)目中的設(shè)計(jì)進(jìn)行綜合
3.6.6 邏輯功能模擬
3.6.7 在窗口內(nèi)添加信號
3.6.8 定義驅(qū)動信號波形
3.6.9 運(yùn)行軟件邏輯仿真
3.6.10 保存仿真波形
3.6.11 項(xiàng)目編譯
3.6.12 邏輯功能驗(yàn)證
3.6.13 時序分析
3.6.14 將信號鎖定到芯片的管腳
3.6.15 重新綜合/編譯
3.6.16 編程下載
3.6.17 設(shè)置/選擇實(shí)驗(yàn)儀的工作模式
3.6.18 在實(shí)驗(yàn)儀驗(yàn)證設(shè)計(jì)
第4章 模型機(jī)基本部件實(shí)驗(yàn)
4.1 運(yùn)算器實(shí)驗(yàn)
4.1.1 運(yùn)算器驗(yàn)證實(shí)驗(yàn)
……
第5章 模型機(jī)整機(jī)實(shí)驗(yàn)
第6章 模型計(jì)算機(jī)課程設(shè)計(jì)
附錄A 實(shí)驗(yàn)儀相關(guān)芯片資料
附錄B COP2000指令和微指令
附錄C 實(shí)驗(yàn)儀相關(guān)的硬件描述語言源文件
參考文獻(xiàn)