EDA技術(shù)實(shí)用教程

第1章 eda技術(shù)概述
1．1 eda技術(shù)及其發(fā)展
1．1．1 eda技術(shù)的涵義
1．1．2 eda技術(shù)的發(fā)展史
1．2 eda設(shè)計(jì)流程
1．3 eda技術(shù)的主要內(nèi)容及主要的eda廠商
1．3．1 eda技術(shù)的主要內(nèi)容
1．3．2 主要eda廠商概述
1．4 常用的eda工具
1．5 eda技術(shù)的發(fā)展趨勢(shì)
1．5．1 可編程器件的發(fā)展趨勢(shì)
1．5．2 軟件開發(fā)工具的發(fā)展趨勢(shì)
1．5．3 輸入方式的發(fā)展趨勢(shì)
1．6 eda技術(shù)的應(yīng)用
1．6．1 eda技術(shù)的應(yīng)用形式
1．6．2 eda技術(shù)的應(yīng)用場(chǎng)合
本章小結(jié)
思考題和習(xí)題
第2章 vhdl硬件描述語言
2．1 vhdl概述
2．1．1 常用硬件描述語言簡(jiǎn)介
2．1．2 vhdl及其優(yōu)點(diǎn)
2．1．3 vhdl程序設(shè)計(jì)約定
2．1．4 vhdl程序設(shè)計(jì)舉例
2．2 vhdl程序基本結(jié)構(gòu)
2．2．1 實(shí)體
2．2．2 結(jié)構(gòu)體
2．2．3 庫(kù)
2．2．4 程序包
2．2．5 配置
2．3 vhdl語言要素
2．3．1 vhdl文字規(guī)則
2．3．2 vhdl數(shù)據(jù)對(duì)象
2．3．3 vhdl數(shù)據(jù)類型
2．3．4 運(yùn)算操作符
2．3．5 vhdl語言結(jié)構(gòu)體的描述方式
2．4 vhdl順序語句
2．4．1 等待語句和斷言語句
2．4．2 賦值語句
2．4．3 轉(zhuǎn)向控制語句
2．4．4 子程序調(diào)用語句
2．4．5 返回語句
2．5 vhdl并行語句
2．5．1 進(jìn)程語句
2．5．2 塊語句
2．5．3 并行信號(hào)賦值語句
2．5．4 并行過程調(diào)用語句
2．5．5 元件例化語句
2．5．6 生成語句
本章小結(jié)
思考題和習(xí)題
第3章 quartus Ⅱ軟件及其應(yīng)用
3．1 quartus Ⅱ的使用及設(shè)計(jì)流程
3．1．1 quartus Ⅱ的圖形編輯輸入法
3．1．2 quartus Ⅱ的文本編輯輸入法
3．2 quartus Ⅱ設(shè)計(jì)正弦信號(hào)發(fā)生器
3．2．1 創(chuàng)建工程和編輯設(shè)計(jì)文件
3．2．2 編譯
3．2．3 正弦信號(hào)數(shù)據(jù)rom定制
3．2．4 仿真
3．2．5 測(cè)試
3．2．6 配置器件
3．3 matlab／dsp builder設(shè)計(jì)可控正弦信號(hào)發(fā)生器
3．3．1 建立設(shè)計(jì)模型
3．3．2 simulink模型仿真
3．3．3 signalcompiler編譯
3．3．4 使用quartus Ⅱ?qū)崿F(xiàn)時(shí)序仿真
3．3．5 使用quartus Ⅱ進(jìn)行硬件測(cè)試
與硬件實(shí)現(xiàn)
本章小結(jié)
思考題和習(xí)題
第4章vhdl應(yīng)用實(shí)例
4．1 組合邏輯電路設(shè)計(jì)
4．1．1 基本門電路
4．1．2 譯碼器
4．1．3 編碼器
4．1．4 數(shù)值比較器
4．1．5 數(shù)據(jù)選擇器
4．1．6 算術(shù)運(yùn)算電路
4．1．7 三態(tài)門及總線緩沖器
4．2 時(shí)序邏輯電路設(shè)計(jì)
4．2．1 時(shí)鐘信號(hào)和復(fù)位信號(hào)
4．2．2 觸發(fā)器
4．2．3 寄存器和移位寄存器
4．2．4 計(jì)數(shù)器
4．2．5 序列信號(hào)發(fā)生器和檢測(cè)器
4．3 存儲(chǔ)器設(shè)計(jì)
4．3．1 只讀存儲(chǔ)器rom
4．3．2 隨機(jī)存儲(chǔ)器ram
4．4 狀態(tài)機(jī)設(shè)計(jì)
4．4．1 摩爾型狀態(tài)機(jī)
4．4．2 米立型狀態(tài)機(jī)
本章小結(jié)
思考題和習(xí)題
第5章 大規(guī)?？删幊踢壿嬈骷?br /> 5．1 可編程邏輯器件概述
5．2 簡(jiǎn)單可編程邏輯器件
5．3 復(fù)雜可編程邏輯器件
5．3．1 cpld的基本結(jié)構(gòu)
5．3．2 altera公司的器件
5．4 現(xiàn)場(chǎng)可編程門陣列
5．4．1 fpga的整體結(jié)構(gòu)
5．4．2 xilinx公司的’fpga器件
5．4．3 fpga的配置
5．5 在系統(tǒng)可編程邏輯器件
5．5．1 isplsi／plsi的結(jié)構(gòu)
5．5．2 lattice公司isplsi系列器件
5．6 fpga和cpi。d的開發(fā)應(yīng)用選擇
5．6．1 fpga和cpl|d的性能比較
5．6．2 fpga和cpld的開發(fā)應(yīng)用選擇
本章小結(jié)
思考題和習(xí)題
第6章 常用印a工具軟件
6．1 altera max+plus Ⅱ的使用
6．1．1 max+plus Ⅱ功能簡(jiǎn)介
6．1．2 max+plus Ⅱ設(shè)計(jì)流程
6．1．3 max+plus Ⅱ設(shè)計(jì)舉例
6．2 xilinx foundation的使用
6．2．1 foundation設(shè)計(jì)流程
6．2．2．foundation設(shè)計(jì)舉例
6．3 modelsim的使用
6．3．1 modelsim的使用方法
6．3．2 modelsim與max-+iplus Ⅱ的接口
6．3．3 modelsim交互命令方式仿真
6．3．4 modelsim批處理工作方式。
本章小結(jié)
思考題和習(xí)題
第7章 eda技術(shù)綜合設(shè)計(jì)應(yīng)用
7．1 數(shù)字鬧鐘的設(shè)計(jì)
7．1．1 系統(tǒng)的設(shè)計(jì)要求
7．1．2 系統(tǒng)的總體設(shè)計(jì)
7．1．3 鬧鐘控制器的設(shè)計(jì)
7．1．4 譯碼器的設(shè)計(jì)
7．1．5 鍵盤緩沖器(預(yù)置寄存器)的設(shè)計(jì)
7．1．6 鬧鐘寄存器的設(shè)計(jì)
7．1．7 時(shí)間計(jì)數(shù)器的設(shè)計(jì)
7．1．8 顯示驅(qū)動(dòng)器的設(shè)計(jì)
7．1．9 分頻器的設(shè)計(jì)
7．1．10 系統(tǒng)的整體組裝
7．1．11 系統(tǒng)的硬件驗(yàn)證
7．2 多功能信號(hào)發(fā)生器的設(shè)計(jì)
7．2．1 設(shè)計(jì)要求
7．2．2 設(shè)計(jì)實(shí)現(xiàn)
7．2．3 系統(tǒng)仿真
7．3 序列檢測(cè)器的設(shè)計(jì)
7．3．1 設(shè)計(jì)思路
7．3．2 vhdl程序?qū)崿F(xiàn)
7．3．3 硬件邏輯驗(yàn)證
7．4 交通燈信號(hào)控制器的設(shè)計(jì)
7．4．1 設(shè)計(jì)思路
7．4．2 vhdl程序?qū)崿F(xiàn)
7．4．3 硬件邏輯驗(yàn)證
7．5 空調(diào)系統(tǒng)有限狀態(tài)自動(dòng)機(jī)的設(shè)計(jì)
7．5．1 設(shè)計(jì)思路
7．5．2 vhdl程序?qū)崿F(xiàn)
7．6 電梯控制系統(tǒng)的設(shè)計(jì)
7．6．1 設(shè)計(jì)要求
7．6．2 設(shè)計(jì)實(shí)現(xiàn)
7．6．3 系統(tǒng)仿真
7．7 步進(jìn)電機(jī)控制電路的設(shè)計(jì)
7．7．1 步進(jìn)電機(jī)的工作原理
7．7．2 驅(qū)動(dòng)電路的組成及vhdl實(shí)現(xiàn)
7．8 智力競(jìng)賽搶答器的設(shè)計(jì)
7．8．1 設(shè)計(jì)思路
7．8．2 vhdl程序?qū)崿F(xiàn)
7．9 單片機(jī)與fpga／cpld總線接口的設(shè)計(jì)
7．9．1 設(shè)計(jì)思路
7．9．2 vhdl程序?qū)崿F(xiàn)
本章小結(jié)
思考題和習(xí)題
第8章 eda實(shí)驗(yàn)開發(fā)系統(tǒng)
8．1 gw48型eda實(shí)驗(yàn)開發(fā)系統(tǒng)原理與使用
8．1．1 系統(tǒng)性能及使用注意事項(xiàng)
8．1．2 系統(tǒng)工作原理
8．1．3 系統(tǒng)主板結(jié)構(gòu)與使用方法
8．2 gw48實(shí)驗(yàn)電路結(jié)構(gòu)圖
8．2．1 實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說明
8．2．2各實(shí)驗(yàn)電路結(jié)構(gòu)圖特點(diǎn)與適用范圍簡(jiǎn)述
8．3 gw48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
8．4 gwdvp—b電子設(shè)計(jì)競(jìng)賽應(yīng)用板 使用說明
8．5 gw48型eda實(shí)驗(yàn)開發(fā)系統(tǒng)使用實(shí)例
本章小結(jié)
思考題和習(xí)題
第9章 eda技術(shù)實(shí)驗(yàn)
實(shí)驗(yàn)1 8位全加器的設(shè)計(jì)
實(shí)驗(yàn)2 組合邏輯電路的設(shè)計(jì)
實(shí)驗(yàn)3 觸發(fā)器功能的模擬實(shí)現(xiàn)
實(shí)驗(yàn)4 計(jì)數(shù)器的設(shè)計(jì)
實(shí)驗(yàn)5 計(jì)數(shù)譯碼顯示電路
實(shí)驗(yàn)6 數(shù)字鐘綜合實(shí)驗(yàn)
實(shí)驗(yàn)7 序列檢測(cè)器的設(shè)計(jì)
實(shí)驗(yàn)8 簡(jiǎn)易彩燈控制器
實(shí)驗(yàn)9 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)
實(shí)驗(yàn)10 數(shù)字秒表的設(shè)計(jì)
實(shí)驗(yàn)11 交通燈信號(hào)控制器的設(shè)計(jì)
實(shí)驗(yàn)12 模擬信號(hào)檢測(cè)
實(shí)驗(yàn)13 4位十進(jìn)制頻率計(jì)設(shè)計(jì)
實(shí)驗(yàn)14 vga顯示器彩條信號(hào)發(fā)生設(shè)計(jì)
實(shí)驗(yàn)15 a／d轉(zhuǎn)換控制器的設(shè)計(jì)
實(shí)驗(yàn)16 音樂發(fā)生器的設(shè)計(jì)
第10章 eda技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用
10．1 等精度頻率計(jì)設(shè)計(jì)
10．1．l 系統(tǒng)設(shè)計(jì)要求
10．1．2 系統(tǒng)組成
10．1．3 工作原理
10．1．4 fpga開發(fā)的vhdl設(shè)計(jì)
10．1．5 系統(tǒng)仿真
10．1．6 系統(tǒng)測(cè)試與硬件驗(yàn)證
10．1．7 設(shè)計(jì)技巧分析及系統(tǒng)擴(kuò)展思路
10．2 測(cè)相儀設(shè)計(jì)
10．2．1 測(cè)相儀工作原理及實(shí)現(xiàn)
10．2．2 系統(tǒng)測(cè)試
10．3 基于dds的數(shù)字移相正弦信號(hào)發(fā)生器設(shè)計(jì)
10．3．1 系統(tǒng)設(shè)計(jì)要求
10．3．2 系統(tǒng)設(shè)計(jì)方案
10．3．3 dds內(nèi)部主要模塊的vhdl程序?qū)崿F(xiàn)
10．3．4 系統(tǒng)仿真與硬件驗(yàn)證
10．3．5 設(shè)計(jì)技巧分析與系統(tǒng)擴(kuò)展思路
10．4 邏輯分析儀設(shè)計(jì)
10．4．1 設(shè)計(jì)任務(wù)
lo．4．2 設(shè)計(jì)基本要求
10．4．3 設(shè)計(jì)實(shí)現(xiàn)
附錄 常用fpga／cpld管腳圖
參考文獻(xiàn)