基于Uerilog HDL的數(shù)字系統(tǒng)應用設計（第2版）

第1章 邏輯設計發(fā)展現(xiàn)狀及開發(fā)流程
　1.1 硬件描述語言HDL(Hardware Descrjption Langu)
　　1.1.1 硬件描述語言簡介
　　1.1.2 Verilog語言簡介
　1.2 可編程邏輯器件
　　1.2.1 專用ASIC芯片VS.可編程邏輯器件
　　1.2.2 FPGA VS.CPI.D
　　1.2.3主流FPGA廠商介紹
　　1.2.4在選擇FPGA器件時需要考慮的問題
　1.3 基于Verilog的jFPGA設計方法及流程
　　1.3.1 設計方法
　　1.3.2 典型的FPGA設計流程
　1.4 SOC與IP復用
　　1.4.1 SOC簡介
　　1.4.2 IP CORE簡介
　　1.4.3 設計方法學的進展
第2章 常用FPGA開發(fā)工具的使用
　2.1 仿真工具Modelsim
　　2.1.1 Modelsim簡介
　　2.1.2 用Modelsim6.0做功能仿真
　　2.1.3 用Modelsim做時序仿真
　　2.1.4 Modelsim其他一些應用技巧
　2.2 綜合工具Synplify Pro
　　2.2.1 Synplify Pro簡介
　　2.2.2 用Synplify Pro進行設計綜合流程
　2.3 集成開發(fā)環(huán)境QuaIks II
　　2.3.1 Quartus II簡介
　　2.3.2 設計輸入
　　2.3.3 約束輸入
　　2.3.4 綜合
　　2.3.5 布局布線
　　2.3.6 仿真
　　2.3.7 時序分析
　　2.3.8 編程和配置
第3章 RTL級建模
　3.1 硬件意識
　3.2 RTL級語法
　　3.2.1 Verilog模塊基本結構
　　3.2.2 端口定義
　　3.2.3 對帶三態(tài)輸出端口的建模
　　3.2.4 對雙向端口的建模
　　3.2.5 數(shù)據(jù)類型
　　3.2.6 連續(xù)賦值語句
　　3.2.7 敏感信號列表
　　3.2.8 always塊
　　3.2.9 條件語句
　　3.2.10 多路分支語句
　　3.2.11 關于casez和casex的補充說明
　　3.2.12 if...else語句與case語句綜合結果的比較
　　3.2.13 再談鎖存器
　　3.2.14 循環(huán)語句
　　3.2.15 阻塞與非阻塞賦值
　　3.2.16 模塊例化
　3.3 常用電路的設計
　　3.3.1 D觸發(fā)器
　　3.3.2 多路復用器
　　3.3.3 多路解復用器
　　3.3.4 計數(shù)器與分頻器
　　3.3.5 移位寄存器
　　3.3.6 時鐘使能電路
　　3.3.7 邊沿檢測電路
　3.4 有限狀態(tài)機的設計
　　3.4.1 概述
　　3.4.2 moore型狀態(tài)機
　　3.4.3 mealy型狀態(tài)機
　　3.4.4 moore型狀態(tài)機與mealv型狀態(tài)機的選用
　　3.4.5 狀態(tài)機的代碼風格
　　3.4.6 狀態(tài)編碼
　3.5 FPGA結構
　　3.5.1 FPGA的整體結構
　　3.5.2 10管腳
　　3.5.3 LE
　　3.5.4 LAB
　　3.5.5 片內(nèi)存儲單元
　　3.5.6 鎖相環(huán)與全局時鐘網(wǎng)絡
　　3.5.7 DSP模塊
　　3.5.8 使用FPGA的一些建議
　3.6 時序分析的基本概念
　　3.6.1 tsu與tH
　　3.6.2 亞穩(wěn)態(tài)
　　3.6.3 tco
　　3.6.4 Clock skew
　　3.6.5 FMAX的計算
　　3.6.6 Multicycle path
　3.7 同步設計
　　3.7.1 什么是同步設計
　　3.7.2 同步設計的優(yōu)點
　　3.7.3 同步設計準則
　3.8 約束
　　3.8.1 約束對綜合工具/布局布線工具的影響
　　3.8.2 在synplify中添加約束
　　3.8.3 在Qualtus中添加約束
　　3.8.4 靜態(tài)時序分析報告
　3.9 如何提高電路的工作頻率
　　3.9.1 影響電路工作頻率的因素
　　3.9.2 減少走線時延
　　3.9.3 減少組合邏輯的時延
　3.10 多時鐘域處理
　　3.10.1 單個信號跨時鐘域
　　3.10.2 一組信號跨時鐘域
　3.11 設計時序
　3.12 代碼優(yōu)化
　3.13 RTL級設計的其他注意事項
　　3.13.1 命名規(guī)范
　　3.13.2 保持良好的代碼風格
　　3.13.3 參數(shù)化設計
　　3.13.4 輸出應盡可能采用寄存器輸出
　　3.13.5 將相關邏輯放在同一模塊
　　3.13.6 盡量在“葉子”中做邏輯，頂層只做例化
　　3.13.7 “簡單”
第4章 Testbench
　4.1 功能驗證
　　4.1.1 收斂模型
　　4.1.2 驗證方法
　　4.1.3 覆蓋率檢查
　4.2 Testbench概述
　　4.2.1 什么是Testbench
　　4.2.2 為什么要寫Testbench
　　4.2.3 Testbench模型
　　4.2.4 一個簡單的Testbench
　4.3 行為級的Werilog語言
　　4.3.1 RTL建模VS.行為級建模
　　4.3.2 行為級的Verilog語法
　　4.3.3 再談阻塞與非阻塞賦值
　　4.3.4 信號競爭問題
　4.4 激勵和響應
　　4.4.1 激勵
　　4.4.2 響應
　　4.4.3 自動比較響應
　4.5 總線功能模型
　　4.5.1 總線功能模型的地位
　　4.5.2 總線功能模型的要求
　　4..5.3 總線功能模型的設計
　4.6 Testbench的結構
　　4.6.1 Testbench的層次
　　4.6.2 Testbench的重用性
第5章 RS232通信程序的設計
　5.1 RS232基礎
　5.2 設計需求
　5.3 模塊劃分
　　5.3.1 RTL級劃分
　　5.3.2 Testbench的結構劃分
　5.4 RTL級代碼
　　5.4.1 top-module模塊
　　5.4.2 config-registers模塊
　　5.4.3 frame-deal模塊
　　5.4.4 tx-frame模塊
　　5.4.5 rx-flame模塊
　　5.4.6 rs232模塊
　　5.4.7 txmit模塊
　　5.4.8 rxvr模塊
　　5.4.9 clken-gen模塊
　5.5 Testbench
　　5.5.1 Testcase模塊
　　5.5.2 bm-frame-deal模塊
　　5.5.3 harness模塊
　　5.5.4 bfm-uart模塊
　　5.5.5 osc-rst模塊
　5.6 仿真結果
第6章 數(shù)字信號處理的Verilog設計
　6.1 數(shù)字信號處理FPGA實現(xiàn)簡介
　6.2 數(shù)字信號處理基本模塊的實現(xiàn)
　　6.2.1 加法器
　　6.2.2 乘法器
　　6.2.3 積分器
　　6.2.4 微分器
　　6.2.5 抽取和內(nèi)插
　　6.2.6 用COR2DIC算法實現(xiàn)信號處理的常用模塊
　6.3 FIR濾波器的實現(xiàn)
　　6.3.1 FIR濾波器簡介
　　6.3.2 FIR濾波器的串行實現(xiàn)
　　6.3.3 FIR濾波器的并行實現(xiàn)
　　6.3.4 FIR濾波器的分布式實現(xiàn)
　　6.3.5 三種濾波方案的比較和選用
　6.4 數(shù)字信號處理程序的仿真驗證
第7章 邏輯設計的工程因素
　7.1 芯片的可測試性設計
　7.2 芯片的可靠性設計
　7.3 邏輯設計需要考慮的其他工程因素
　　7.3.1 電源歸一化
　　7.3.2 管腳排布
　　7.3.3 上電功耗
附錄 相關資源介紹
參考文獻