FPGA嵌入式系統(tǒng)設(shè)計

第1章 FPGA實現(xiàn)嵌入式系統(tǒng)概述
1.1 嵌入式系統(tǒng)概述
1.1.1 嵌入式系統(tǒng)的組成
1.1.2 嵌入式片上系統(tǒng)
1.2 FPGA嵌入式系統(tǒng)的特性
1.2.1 FPGA的基本特性
1.2.2 FPGA實現(xiàn)嵌入式系統(tǒng)的優(yōu)勢
1.2.3 FPGA DSP嵌入式系統(tǒng)
1.2.4 FPGA微處理器嵌入式系統(tǒng)
第2章 嵌入式系統(tǒng)設(shè)計
2.1 數(shù)字系統(tǒng)的抽象表示
2.2 系統(tǒng)設(shè)計的方法
2.3 基于模型的系統(tǒng)設(shè)計方法
2.4 IP核
2.5 電子系統(tǒng)級——ESL設(shè)計
2.6 AccelDSP軟件工具
第3章 VHDL及編程技巧
3.1 VHDL簡介
3.1.1 關(guān)于VHDL
3.1.2 VHDL代碼的可綜合性
3.1.3 用VHDL語言設(shè)計的流程
3.1.4 設(shè)計樣例
3.2 VHDL代碼基本結(jié)構(gòu)
3.2.1 用戶定義及庫聲明
3.2.2 實體(ENTITY)描述
3.2.3 結(jié)構(gòu)體(構(gòu)造體ARCHITECTURE)描述
3.2.4 基本對象、數(shù)據(jù)類型及運算符
3.2.5 并行語句結(jié)構(gòu)
3.2.6 順序語句結(jié)構(gòu)
3.2.7 子程序及其引用
3.2.8 包集合與庫
3.2.9 元器件配置
3.2.10 電路設(shè)計實例
3.3 VHDL編碼風(fēng)格
3.3.1 用VHDL語言設(shè)計時提高硬件綜合效率的主要策略
3.3.2 優(yōu)化系統(tǒng)速度的刪.語言設(shè)計策略
3.3.3 面積優(yōu)化的VHDL語言設(shè)計策略
3.3.4 提高設(shè)計性能的編程技巧
3.4 VHDL設(shè)計例程參考
第4章 FPGA的功能塊硬核
4.1 系統(tǒng)設(shè)計的同步時鐘
4.1.1 同步設(shè)計基本原理
4.1.2 SoC中的PLL
4.2 FPGA時鐘電路
4.2.1 Xesium全局時鐘
4.2.2 數(shù)字時鐘管理(DCM)
4.2.3 相位匹配時鐘分頻器(PMCD)
4.2.4 ChipSync源同步
4.2.5 RocketIO高速串行接口
4.3 系統(tǒng)設(shè)計的邏輯資源
4.3.1 邏輯資源的組成結(jié)構(gòu)
4.3.2 查找表(LUT)的邏輯功能
4.3.3 存儲元件
4.4 系統(tǒng)芯片的存儲器
4.4.1 片內(nèi)RAM
4.4.2 分布RAM
4.4.3 塊RAM
4.4.4 片外存儲器接口
4.5 輸入/輸出模塊
4.5.1 輸入/輸出接口標準
4.5.2 數(shù)字控制阻抗(Digitally Control Impendance，DCI)
4.5.3 輸入/輸出數(shù)據(jù)寄存器
4.5.4 數(shù)據(jù)的SERDES
第5章 數(shù)字系統(tǒng)設(shè)計流程(XiIinx ISE8.1i簡明教程)
5.1 ISE Foundation軟件簡介
5.1.1 Xilinx ISE8.1i軟件特性
5.1.2 ISE8.1i軟件的安裝和使用環(huán)境
5.1.3 FPGA設(shè)計流程
5.2 用VHDL語言設(shè)計輸入
5.2.1 創(chuàng)建一個新工程
5.2.2 創(chuàng)建一個VHDL代碼的計數(shù)器源文件
5.2.3 利用計數(shù)器模板向?qū)蒝HDL源代碼設(shè)計
5.3 設(shè)計綜合
5.3.1 查看綜合報告
5.3.2 查看綜合后的RTL視圖
5.3.3 綜合工具高級選項
5.4 設(shè)計仿真.
5.4.1 功能仿真(Behavioral Sirnulation)
5.4.2 時序仿真(Post Route Simulation，布局、布線后仿真)
5.5 設(shè)計實現(xiàn)
5.5.1 轉(zhuǎn)換(Translate)、映射(Map)和布局、布線(Place&Route)
5.5.2 設(shè)計實現(xiàn)的運行步驟
5.6 CPLD／1jPGA編程
5.6.1 JTAG編程
5.6.2 Xilinx-FPGA串、并行主／從模式編程
5.7 ISE8.1i高級設(shè)計技巧
5.7.1 布局、布線器(Floorplanner)
5.7.2 約束編輯器(USER Constraints FAitoI)
5.7.3 FA編輯器(EPGA Editor)
5.7.4 片內(nèi)邏輯分析儀工具——ChipScopeTM Pro 8.1i的使用
第6章 FPGA DSP嵌入式系統(tǒng)
6.1 DSP的一般特性
6.2 FPGA實現(xiàn)DSP
6.3 FPGA的DSP硬件資源
6.3.1 邏輯資源的DSP特性
6.3.2 乘法器專用模塊
6.3.3 DSP專用模塊
6.4 FPGA實現(xiàn)DSP的結(jié)構(gòu)變換
6.4.1 迭代限界(Iteration bound)
6.4.2 重新定時(Retiming)
6.4.3 流水線
6.4.4 并行處理。
6.5 FPGA實現(xiàn)DSP的算法變換
6.5.1 “分布算法”
6.5.2 CORl3IC算法變換
6.5.3 CIC(Cascaded Integrator Comb)濾波器
6.6 FPGA的DSP應(yīng)用
6.6.1 MAC引擎的FIR濾波器
6.6.2 完全并行的濾波器結(jié)構(gòu)
6.6.3 轉(zhuǎn)置FIR濾波器
6.6.4 抽取濾波器和插值濾波器
6.6.5 多相濾波器
第7章 FPGA DSP嵌入式系統(tǒng)設(shè)計
7.1 設(shè)計流程概述
7.2 FPGA設(shè)計DSP技術(shù)
7.2.1 浮點數(shù)與定點數(shù)的表示與轉(zhuǎn)換
7.2.2 采樣周期的設(shè)置
7.3 System Generator的基本模塊
7.3.1 System Generator模塊
7.3.2 Black Box模塊
7.3.3 ModelSim模塊
7.3.4 Gateway In模塊和Gateway Out模塊
7.3.5 Concat模塊、Cxmvert模塊、Reinterpret模塊和Slice模塊
7.3.6模塊通用屬性
7.4 設(shè)計FIR濾波器
7.4.1 產(chǎn)生FIR濾波器的系數(shù)
7.4.2 輸入FIR濾波器系數(shù)
7.4.3 在Simulink中仿真FIR濾波器
7.4.4 完成FIR濾波器設(shè)計
7.4.5 實現(xiàn)FIR濾波器
7.4.6 利用資源估計器估計設(shè)計
7.4.7 執(zhí)行硬件在環(huán)路中的校驗
7.4.8 連接演示板，通過Simulink仿真FIR設(shè)計
7.5 利用協(xié)同仿真校驗MAC FIR濾波器
7.5.1 產(chǎn)生MAC FIR核
7.5.2 編寫.Black：Box模塊封裝文件
7.5.3 為HDL協(xié)同仿真完成MAC FIR的設(shè)計
7.5.4 連接Black Box圖標
7.5.5 執(zhí)行HDL協(xié)同仿真
7.5.6 執(zhí)行硬件在環(huán)路校驗
7.5.7 連接演示板，通過Simulink仿真MAC FIR設(shè)計
7.6 設(shè)計MAC FIR濾波器
7.6.1 分析系數(shù)
7.6.2 添加控制邏輯并對它參數(shù)化
7.6.3 添加雙口RAM
7.6.4 在數(shù)據(jù)端口添加填充位和去填充位
7.6.5 完成MAC FIR設(shè)計
7.6.6 用各種信源測試設(shè)計
7.6.7 實現(xiàn)MAC FIR設(shè)計
7.6.8 執(zhí)行硬件在環(huán)路校驗
第8章 FPGA嵌入式處理器
8.1 MicroB]18ze微處理器軟核
8.1.1 MicroIBl8ze嵌入軟核
8.1.2 流水線結(jié)構(gòu)
8.1.3 存儲器結(jié)構(gòu)
8.1.4 指令Cache和數(shù)據(jù)Cache
8.2 嵌入式系統(tǒng)開發(fā)包——EDK
8.2.1 EDK(Embedded Development Kit)
8.2.2 XPS(Xilinx Platform Studio)
8.2.3 基本系統(tǒng)構(gòu)造(BSB)向?qū)?br /> 8.3 微處理器系統(tǒng)硬件設(shè)計
8.3.1 硬件設(shè)計環(huán)境
8.3.2 存儲器組合
8.3.3 總線結(jié)構(gòu)
8.3.4 IP核
8.3.5 硬件設(shè)計結(jié)果
8.3.6 硬件設(shè)計實現(xiàn)
8.4 嵌入式處理器軟件設(shè)計
8.4.1 GNLJ工具
8.4.2 器件驅(qū)動
8.4.3 中斷
8.4.4 庫
8.5 MicroBlaze診斷環(huán)境
8.5.1 GNU Debugger—GDB工具
8.5.2 Xilinx Microprocessor Debugger，XMD
8.6 XPS軟件開發(fā)包(SDK)
第9章 FPGA嵌入式微處理器設(shè)計
9.1 設(shè)計流程概述
9.2 EDK軟件安裝
9.3 FPGA嵌入式處理器硬件設(shè)計
9.3.1 硬件設(shè)計——利用基本系統(tǒng)構(gòu)造框架
9.3.2 硬件設(shè)計——利用Add／Edit Cores
9.3.3 硬件設(shè)計——添加定制的IP
9.4 FPGA嵌入式處理器軟件設(shè)計
9.4.1 軟件設(shè)計——編寫基本應(yīng)用軟件
9.4.2 軟件設(shè)計——編寫高級應(yīng)用軟件
9.4.3 軟件開發(fā)包SDK
9.5 MicroBlaze FIR協(xié)處理器設(shè)計
9.5.1 產(chǎn)生FSL IP核
9.5.2 開發(fā)FSL IP核
9.5.3 輸入FSL IP核
9.5.4 MicroBlaze FIR協(xié)處理器
附錄A sysytem.mhs文件
參考文獻