系統(tǒng)芯片設(shè)計(jì)原理（SOC）

序
前言
第1章　緒論
1.1　系統(tǒng)芯片是微電子技術(shù)發(fā)展的
必然
1.2　電子設(shè)計(jì)自動(dòng)化技術(shù)和硬件描述
語言
1.2.1　電子設(shè)計(jì)自動(dòng)化技術(shù)發(fā)展
概述
1.2.2　Top—Down設(shè)計(jì)方法
1.2.3　硬件描述語言
第2章　CMoS數(shù)字集成電路
2.1　引言
2.2　集成電路的主要生產(chǎn)工藝
2.2.1　晶片準(zhǔn)備
2.2.2　制版
2.2.3　光刻
2.2.4　氧化
2.2.5　淀積
2.2.6　腐蝕
2.2.7　擴(kuò)散
2.2.8　導(dǎo)體和電阻
2.3　CMOS反相器及其版圖
2.3.1　MOS晶體管及其版圖
2.3.2 CMOS反相器的結(jié)構(gòu)及其
版圖
2.4　設(shè)計(jì)規(guī)則與工藝參數(shù)
2.4.1　設(shè)計(jì)規(guī)則的內(nèi)容與作用
2.4.2　幾何規(guī)則
2.4.3　電學(xué)規(guī)則
2.5　CMOS數(shù)字電路的特征
2.5.1　標(biāo)準(zhǔn)邏輯電平
2.5.2　邏輯扇出特性
2.5.3　容性負(fù)載及其影響
2.5.4　CMOS電路的噪聲容限
2.6　CMOS邏輯門
2.6.1　CMOS或非門
2.6.2　CMOS與非門
2.6.3　多輸入CMOS邏輯門
2.7　NMOS傳輸晶體管與CMOS傳輸門
2.7.1　NMOS傳輸晶體管
2.7.2　NMOS傳輸門
習(xí)題
第3章　　硬件描述語言VHDL
3.1　引言
3.2　VHDL的基礎(chǔ)知識(shí)
3.2.1　VHDL程序的結(jié)構(gòu)
3.2.2　VHDL常用資源庫中的程序包
3.2.3　VHDL的詞法單元
3.2.4　數(shù)據(jù)對象和類型
3.2.5　表達(dá)式與運(yùn)算符
3.3　VHDL結(jié)構(gòu)體的描述方式
3.3.1　結(jié)構(gòu)體的行為描述
3.3.2　結(jié)構(gòu)體的RTL描述
3.3.3　結(jié)構(gòu)體的結(jié)構(gòu)化描述
3.4　結(jié)構(gòu)體的子結(jié)構(gòu)形式
3.4.1　進(jìn)程
3.4.2　復(fù)雜結(jié)構(gòu)體的多進(jìn)程組織
方法
3.4.3　塊
3.4.4　子程序
3.5　順序語句和并發(fā)語句
3.5.1　順序語句
3.5.2　并發(fā)語句
3.6　VHDL中的信號(hào)和信號(hào)處理
3.6.1　信號(hào)的驅(qū)動(dòng)源
3.6.2　信號(hào)的延遲
3.6.3　仿真周期和信號(hào)的δ延遲
3.6.4　信號(hào)的屬性函數(shù)
3.6.5　帶屬性函數(shù)的信號(hào)
3.7　VHDL的其他語句
3.7.1　ATTRIBUTE描述與定義語句
3.7.2　ASSERT語句
3.7.3　TEXTIO
3.8　多值邏輯
3.8.1　三態(tài)數(shù)值模型
3.8.2　多值邏輯
3.9　元件例化
3.9.1　設(shè)計(jì)通用元件
3.9.2　構(gòu)造程序包
3.9.3　元件的調(diào)用
3.10　配置
3.10.1　默認(rèn)配置
3.10.2　元件的配置
3.10.3　塊的配置
3.10.4　結(jié)構(gòu)體的配置
習(xí)題
第4章　基本數(shù)字邏輯單元的設(shè)計(jì)
4.1　組合邏輯電路設(shè)計(jì)
4.1.1　門電路
4.1.2　三態(tài)緩沖器和總線緩沖器
4.1.3　編碼器、譯碼器和選擇器
4.1.4　運(yùn)算器的設(shè)計(jì)
4.1.5　算術(shù)邏輯運(yùn)算單元
4.2　時(shí)序邏輯電路設(shè)計(jì)
4.2.1　觸發(fā)器
4.2.2　鎖存器
4.2.3　寄存器
4.2.4　計(jì)數(shù)器
4.3　存儲(chǔ)器
4.3.1　概述
4.3.2　只讀存儲(chǔ)器
4.3.3　隨機(jī)存取存儲(chǔ)器
4.3.4　先進(jìn)后出堆棧
4.4　有限狀態(tài)機(jī)
習(xí)題
第5章　　數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計(jì)
5.1硬件的算法模型
5.1.1先進(jìn)先出堆棧的算法模型
5.1.2布思一位補(bǔ)碼乘法器的算法
模型
5.2　芯片系統(tǒng)的劃分
5.2.1　并行接口8255
5.2.2　布思二位補(bǔ)碼乘法器的結(jié)構(gòu)化
設(shè)計(jì)
5.3　系統(tǒng)間互連的表示
5.4　系統(tǒng)的仿真和測試
5.4.1　概述
5.4.2　仿真程序的設(shè)計(jì)方法
5.4.3　TEXTl0建立測試程序
習(xí)題
第6章　SOC的體系結(jié)構(gòu)
6.1　SOC的結(jié)構(gòu)
6.1.1　引言
6.1.2　S0C的硬件結(jié)構(gòu)
6.1.3　嵌入式軟件
6.2　soc中的嵌入式精簡指令集處理
器
6.2.1概述
6.2.2　RIsc的定義與特點(diǎn)
6.2.3　RIsc的指令特點(diǎn)
6.2.4　RIsc的并行處理技術(shù)
6.2.5　RIsc／DsP結(jié)構(gòu)
6.2.6　RIsc核的設(shè)計(jì)
6.3嵌入式處理器ARM的體系結(jié)構(gòu)
6.3.1　概述
6.3.2　ARM7系列處理器
6.3.3　ARM9系列處理器
6.3.4　ARM9E系列處理器
6.3.5　ARMlO系列處理器
6.3.6　ARMll系列處理器
6.4　嵌入式處理器MIPS32 4Kc的體系
結(jié)構(gòu)
6.4.1　概述
6.4.2　MIPS32 4Kc嵌入式處理器
6.5　SOC的互連機(jī)制
6.5.1　概述
6.5.2　AMBA總線
6.5.3　CoreConnect總線
6.5.4　Wishbone總線
6.5.5　OCP總線
6.5.6　虛擬元件接口
6.6　帶ARM核的嵌入式系統(tǒng)芯片
舉例
6.6.1　LPC2100系列高性能微控制器
6.6.2　AT91sAM7x系列高性能微
控制器
6.6.3　AT91RM9200高性能微控制
器
6.7嵌入式實(shí)時(shí)操作系統(tǒng)
6.7.1　實(shí)時(shí)操作系統(tǒng)
6.7.2　嵌入式實(shí)時(shí)操作系統(tǒng)概述
6.7.3　實(shí)時(shí)多任務(wù)調(diào)度
6.7.4　信號(hào)與信號(hào)量
習(xí)題
第7章　可編程邏輯器件
7.1概述
7.1.1　可編程邏輯器件的發(fā)展
7.1.2　用戶再構(gòu)造電路和可編程ASIC
電路
7.1.3　可編程邏輯器件的分類
7.2　可編程邏輯器件的編程元件
7.2.1　熔絲型開關(guān)
7.2.2　反熔絲開關(guān)
7.2.3　浮柵編程技術(shù)
7.3　PAL與GAL器件的電路結(jié)構(gòu)
7.3.1　PLD的電路表示方法
7.3.2　PLD的基本電路結(jié)構(gòu)
7.3.3　PAL器件的電路結(jié)構(gòu)
7.3.4　通用陣列邏輯GAL
7.4　ispLSI系列CPLD
7.4.1　概述
7.4.2　ispLSI11000系列CPLD的結(jié)構(gòu)
特點(diǎn)
7.4.3　ispLSI CPLD的測試和編程
特性
7.4.4 ispLSI 2000系列CPCD的結(jié)構(gòu)
7.4.5　ispLSI 3000系列CPLD
7.4.6　ispLSI 5000v系列CPLD的結(jié)構(gòu)和
工作原理
7.4.7　ispLSI 8000／v系列CPLD的結(jié)構(gòu)
和工作原理
7.5　現(xiàn)場可編程門陣列
7.5.1　概述
7.5.2　xC4000系列FPGA的結(jié)構(gòu)和
工作原理
7.5.3　Spartan系列FPGA
7.6　基于HDPLD的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)
7.6.1　設(shè)計(jì)實(shí)現(xiàn)概述
7.6.2　器件的選擇
7.6.3　HDPLD的設(shè)計(jì)流程
習(xí)題
第8章　可編程系統(tǒng)芯片
8.1　可編程系統(tǒng)芯片概述
8.2　Virtex-II系列FPGA的結(jié)構(gòu)和
性能
8.2.1　概述
8.2.2 virtex-II系列FPGA的總體
結(jié)構(gòu)
8.2.3　Virrtex-II系列FPGA的可構(gòu)造
邏輯模塊
8.2.4　18Khit可選RAM模塊
8.2.5　嵌入式乘法器
8.2.6　全局時(shí)鐘多路緩沖器
8.2.7　數(shù)字時(shí)鐘管理器
8.2.8　輸入輸出模塊
8.2.9　有源互連技術(shù)
8.3　嵌入式RISC處理器軟核
MicroBlaze
8.3.1　嵌入式處理器軟核MicroBlaze
概況
8.3.2　嵌入式處理器軟核MicrcoBlaze的
結(jié)構(gòu)
8.3.3　嵌入式處理器軟核MicrcoBlaze的
接口信號(hào)
8.4　Virtex-II Pro系列可編程片上系統(tǒng)
芯片
8.4.1　Virtex-II Pro系列SOPC概況
8.4.2　嵌入式PowerPc405處理器核
8.4.3　極速雙向串行傳送器
習(xí)題
第9章　專用集成電路設(shè)計(jì)
9.1　引言
9.2　門陣列和門海陣列設(shè)計(jì)
9.2.1　門陣列設(shè)計(jì)
9.2.2　門海陣列
9.2.3　門陣列和門海陣列的設(shè)計(jì)流程
9.3　標(biāo)準(zhǔn)單元設(shè)計(jì)
9.4　設(shè)計(jì)檢驗(yàn)
9.4.1　設(shè)計(jì)規(guī)則檢查
9.4.2　電學(xué)規(guī)則檢查
9.4.3　版圖與電路圖一致性檢查
9.5后仿真
習(xí)題
第10章　可測試性結(jié)構(gòu)設(shè)計(jì)
10.1　大規(guī)模集成電路可測試設(shè)計(jì)的
意義
10.2　可測試性基礎(chǔ)
1O.2.1　故障模型
10.2.2　可測試性分析
1O.2.3　測試矢量生成
10.2.4　故障模擬
10.3　集成電路的可測試性結(jié)構(gòu)設(shè)計(jì)
10.3.1　專門測試設(shè)計(jì)
10.3.2　掃描測試設(shè)計(jì)
10.3.3　內(nèi)建自測試技術(shù)
10.3.4　系統(tǒng)級(jí)測試技術(shù)——邊界掃描
測試技術(shù)
習(xí)題
附錄
附錄A VHDL標(biāo)準(zhǔn)包集合文件
附錄B IP核—覽表
參考文獻(xiàn)