CPLD/FPGA常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講

定　價(jià)：￥59.00

作　者：	羅苑棠編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	電子工程應(yīng)用精講系列
標(biāo)　簽：	電子數(shù)字計(jì)算機(jī)

購買這本書可以去

當(dāng)當(dāng)網(wǎng) (￥47.20)

ISBN：	9787121050459	出版時(shí)間：	2007-11-01	包裝：	平裝
開本：	16	頁數(shù)：	432	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　全書通過實(shí)例精講的形式，詳細(xì)介紹了CPLD/FPGA常用模塊與綜合應(yīng)用系統(tǒng)設(shè)計(jì)的方法與技巧。全書共分為3篇22章，第1篇為基礎(chǔ)知識(shí)篇，簡(jiǎn)要介紹了CPLD/FPGA硬件結(jié)構(gòu)知識(shí)、VHDL硬件編程語言、Verilog與System C編程、常用開發(fā)工具；第2篇為常用模塊設(shè)計(jì)實(shí)例篇，通過14個(gè)模塊設(shè)計(jì)實(shí)例，詳細(xì)介紹了CPLD/FPGA的各種開發(fā)技術(shù)和使用技巧，這些模塊實(shí)例基礎(chǔ)、實(shí)用，易學(xué)易懂，全部調(diào)試通過，幾乎涵蓋了所有的CPLD/FPGA開發(fā)技術(shù)；第3篇為綜合系統(tǒng)設(shè)計(jì)實(shí)例篇，通過4個(gè)綜合系統(tǒng)實(shí)例，對(duì)前面的CPLD/FPGA常用模塊進(jìn)行了綜合應(yīng)用設(shè)計(jì)，經(jīng)過此篇學(xué)習(xí)，讀者可以快速地提高CPLD/FPGA綜合系統(tǒng)設(shè)計(jì)的能力，步入高級(jí)工程師的行列。本書配有光盤一張，包含了全書所有實(shí)例的硬件原理圖和程序源代碼，方便讀者學(xué)習(xí)和使用。本書適合計(jì)算機(jī)、自動(dòng)化、電子及硬件等相關(guān)專業(yè)的學(xué)生，以及從事CPLD/FPGA開發(fā)的科研人員使用。

作者簡(jiǎn)介

暫缺《CPLD/FPGA常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講》作者簡(jiǎn)介

圖書目錄

第一篇基礎(chǔ)知識(shí)篇
1．1CPI互l／FPGA概述
1．1．1 CPIfD，開，GA的特點(diǎn)
1．1．2 CPLD/FPGA的發(fā)展方向
1．1_3 CPLD/FPGA的應(yīng)用領(lǐng)域
1．2CPLD體系結(jié)構(gòu)
1．2．1 CPLD的基本結(jié)構(gòu)
1．2．2 CPLD的結(jié)構(gòu)特點(diǎn)
1．2．3 CPLD編程工藝
1．3FPGA體系結(jié)構(gòu)
1．3．1FPGA基本結(jié)構(gòu)
1．3．2 FPGA的結(jié)構(gòu)特點(diǎn)
1．3．3 FPGA的編程工藝
1．4CPLD／FPGA常用芯片
1．4．1Altera芯片
1．4．2Xilinx芯片
1．5CPLD／FPGA的選用
1．6本章小結(jié)
2．1系統(tǒng)的表示方法和硬件描述語言
2．2 VHDL的語言結(jié)構(gòu)與語言要素
2．2．1實(shí)體說明
2．2．2構(gòu)造體
2．2．3VHDL語言要素
2．2．4VHDL順序語句與并發(fā)語句
2．2．5描述方式
2．3組合邏輯電路的VHDL實(shí)現(xiàn)
2．3．1簡(jiǎn)單門電路
2．3．2譯碼器、編碼器和選擇器
2．3．3加法器、乘法器和除法器
2．3．4三態(tài)門和總線緩沖器
2．4時(shí)序邏輯電路的VHDL實(shí)現(xiàn)
2．4．1鎖存器、觸發(fā)器
2．4．2寄存器
2．4．3計(jì)數(shù)器
2．5狀態(tài)機(jī)的VHDL實(shí)現(xiàn)
2．5．1狀態(tài)機(jī)的結(jié)構(gòu)和功能
2．5．2狀態(tài)機(jī)的Vm)L模型
2．6存儲(chǔ)器的VHDL實(shí)現(xiàn)
2．6．1 ROM和RAM
2．6．2 FIFO
3．1Venilog HDL編程基礎(chǔ)
3．1．1 Verilog與VHDL的比較
3．1．2 verilog程序結(jié)構(gòu)
3．1．3 簡(jiǎn)單的verilog組合邏輯設(shè)計(jì)
3．1．4簡(jiǎn)單Verilog時(shí)序邏輯電路的設(shè)計(jì)
3．1．5 Verilog有限狀態(tài)機(jī)
…
第二篇常用模塊設(shè)計(jì)實(shí)例篇
第三篇綜合系統(tǒng)設(shè)計(jì)實(shí)例篇