Verilog數(shù)學(xué)系統(tǒng)設(shè)計(jì)：RTL綜合、測(cè)試平臺(tái)與驗(yàn)證（第二版）

定　價(jià)：￥35.00

作　者：	（美）納瓦畢著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	算法語(yǔ)言

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ISBN：	9787121052415	出版時(shí)間：	2007-11-01	包裝：	平裝
開(kāi)本：	16	頁(yè)數(shù)：	316	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)主要講述基于IEEE Std 1364-2001版本的Verilog硬件描述語(yǔ)言，著重講述了使用Verilog進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)、驗(yàn)證及綜合。根據(jù)數(shù)字集成電路設(shè)計(jì)的工程需求，本書(shū)重點(diǎn)關(guān)注了testbench的設(shè)計(jì)編寫(xiě)、驗(yàn)證和測(cè)試技術(shù)，深入講述了基于Verilog HDL的開(kāi)關(guān)級(jí)、門級(jí)、RTL級(jí)、行為級(jí)和系統(tǒng)級(jí)建模技術(shù)，從而使讀者能盡快掌握硬件電路和系統(tǒng)的高效Verilog編程技術(shù)。書(shū)中把RTL描述、電路綜合和testbench驗(yàn)證測(cè)試技術(shù)緊密結(jié)合，給出了多個(gè)從設(shè)計(jì)描述到驗(yàn)證的RTL數(shù)字電路模塊和系統(tǒng)的設(shè)計(jì)實(shí)例。改編者在對(duì)標(biāo)題、重點(diǎn)句子和段落進(jìn)行注解時(shí)，在翻譯的基礎(chǔ)上針對(duì)較難理解的內(nèi)容做了詳細(xì)說(shuō)明。本書(shū)的設(shè)計(jì)與講解由淺入深，既適合高年級(jí)本科生作為雙語(yǔ)教學(xué)教材，也適合作為研究生第一年的雙語(yǔ)課程教材。作為本科生和研究生數(shù)字系統(tǒng)設(shè)計(jì)和計(jì)算機(jī)組織結(jié)構(gòu)的補(bǔ)充，本書(shū)也很價(jià)值。

作者簡(jiǎn)介

暫缺《Verilog數(shù)學(xué)系統(tǒng)設(shè)計(jì)：RTL綜合、測(cè)試平臺(tái)與驗(yàn)證（第二版）》作者簡(jiǎn)介

圖書(shū)目錄

Chapter 1　Digital System Design Automation with Verilog
　1.1　Digital Design Flow
　1.2　Verilog HDL
　1.3　Summary
　Problems
　Suggested Reading
Chapter 2　Register Transfer Level Design with Verilog
　2.1　RT Level Design
　2.2　Elements of Verilog
　2.3　Component Description in Verilog
　2.4　Testbenches
　2.5　Summary
　Problems
　Suggested Reading
Chapter 3　Verilog Language Concepts
　3.1　Characterizing Hardware Languages
　3.2　Module Basics
　3.3　Verilog Simulation Model
　3.4　Compiler Directives
　3.5　System Tasks and Functions
　3.6　Summary
　Problems
　Suggested Reading
Chapter 4　Combinational Circuit Description
　4.1　Module Wires
　4.2　Gate Level Logic
　4.3　Hierarchical Structures
　4.4　Describing Expressions with Assign Statements
　4.5　Behavioral Combinational Descriptions
　4.6　Combinational Synthesis
　4.7　Summary
　Problems
　Suggested Reading
Chapter 5　Sequetial Circuit Description
　5.1　Sequential Models
　5.2　Basic Memory Components
　5.3　Functional Registers
　5.4　State Machine Coding
　5.5　Sequential Synthesis
　5.6　Summary
　Problems
　Suggested Reading
Chapter 6　Component Test Verification
　6.1　Testbench
　6.2　Testbench Techniques
　6.3　Design Verification
　6.4　Assertion Verification
　6.5　Text Based Testbenches
　6.6　Summary
　Problems
　Suggested Reading
Chapter 7　Detailed Modeling
　7.1　Switch Level Modeling
　7.2　Strength Modeling
　7.3　Summary
　Problems
　Suggested Reading
Chapter 8　RT Level Design and Test
　8.1　Sequential Multiplier
　8.2　von Neumann Computer Model
　8.3　CPU Design and Test
　8.4　Summary
　Problems
　Suggested Reading
Appendix A　List of Keywords
Appendix B　Frequently Used Syetem Taske and Functions
Appendix C　Compiler Directives
Appendix D　Verilog Formal Syntax Definition
Appendix E　Verilog Assertion Monitors