Xilinx ISE Design Suite 10.x FPGA開發(fā)指南：邏輯設(shè)計(jì)篇

第1章　FPGA開發(fā)基礎(chǔ)知識(shí)　
1.1　可編程邏輯器件基礎(chǔ)　
1.1.1　可編程邏輯器件概述　
1.1.2　可編程邏輯器件的發(fā)展歷史　
1.1.3　可編程邏輯器件開發(fā)工具　
1.2　FPGA器件的基礎(chǔ)知識(shí)　
1.2.1　FPGA芯片的基本工作原理
1.2.2　Xilinx FPGA的基本架構(gòu)
1.2.3　典型的FPGA開發(fā)流程
1.2.4　基于FPGA的SoC設(shè)計(jì)方法
1.2.5　FPGA芯片與設(shè)計(jì)的性能指標(biāo)　
1.3　本章小結(jié)
第2章　Xilinx FPGA資源簡介　
2.1　Xilinx最新FPGA　
2.1.1　高端平臺(tái)Virtex 5系列　
2.1.2　中低端平臺(tái)Spartan 3E系列　
2.2　Xilinx主流芯片介紹　
2.2.1　Xilinx FPGA芯片介紹　
2.2.2　Xilinx PROM芯片介紹
2.2.3　Xilinx芯片的選型　
2.3　Xilinx FPGA的開發(fā)資源　
2.3.1　Xilinx FPGA在通信領(lǐng)域中的解決方案　
2.3.2　Xilinx FPGA在汽車電子領(lǐng)域中的解決方案　
2.3.3　Xilinx FPGA在工業(yè)/科學(xué)/醫(yī)療領(lǐng)域中的解決方案　
2.3.4　Xilinx FPGA在宇航和國防領(lǐng)域中的解決方案　
2.3.5　Xilinx FPGA在其他領(lǐng)域中的解決方案　
2.4　Xilinx FPGA的電子文檔資源　
2.4.1　Xilinx官方文檔分類　
2.4.2　ISE軟件自帶文檔　
2.4.3　Xilinx 電子文檔資源的搜索技巧　
2.4.4　FPGA設(shè)計(jì)人員的進(jìn)階路線　
2.5　Xilinx FPGA芯片管腳解讀　
2.5.1　FPGA芯片的封裝形式　
2.5.2　FPGA芯片的管腳介紹　
2.5.3　FPGA芯片管腳的分配策略
2.6　本章小結(jié)
第3章　新一代開發(fā)工具 ISE Design Suite 10.1　
3.1　ISE Design Suite 10.1簡介　
3.1.1　ISE Design Suite 10.1綜述　
3.1.2　ISE Design Suite 10.1的創(chuàng)新特性　
3.2　ISE Design Suite 10.1主要組件　
3.2.1　ISE Foundation　
3.2.2　EDK開發(fā)工具　
3.2.3　DSP工具
3.2.4　ChipScope Pro　
3.2.5　PlanAhead
3.3　本章小結(jié)　
第4章　ISE Foundation基本組件　
4.1　ISE Foundation的介紹與安裝　
4.1.1　ISE Foundation簡要介紹　
4.1.2　ISE軟件的安裝　
4.1.3　ISE軟件的基本操作　
4.1.4　ISE軟件的開發(fā)操作流程　
4.2　基于ISE的工程建立與設(shè)計(jì)輸入　
4.2.1　新建工程　
4.2.2　HDL代碼輸入　
4.2.3　狀態(tài)機(jī)的輸入與驗(yàn)證　
4.2.4　原理圖輸入法　
4.2.5　代碼模板的使用　
4.2.6　Xilinx IP Core的使用　
4.3　基于ISE的仿真　
4.3.1　基于波形測試法的仿真　
4.3.2　基于HDL測試代碼的仿真　
4.4　基于ISE的綜合與實(shí)現(xiàn)　
4.4.1　基于Xilinx XST的綜合
4.4.2　基于ISE的實(shí)現(xiàn)　
4.4.3　基于目標(biāo)和用戶策略的設(shè)計(jì)方法　
4.4.4　基于SmartXplorer/Xplorer 的實(shí)現(xiàn)技術(shù)　
4.4.5　基于SmartCompile的設(shè)計(jì)保存技術(shù)　
4.5　用戶約束文件　
4.5.1　約束文件的基本知識(shí)　
4.5.2　UCF文件的語法說明　
4.5.3　管腳和區(qū)域約束語法　
4.5.4　時(shí)序約束語法　
4.6　管腳和區(qū)域約束工具Floorplan Editor
4.6.1　Floorplan Editor功能簡介
4.6.2　利用PACE完成管腳分配　
4.6.3　使用Floorplan Editor完成管腳分配和區(qū)域約束　
4.6.4　Floorplan Editor的其他功能　
4.7　時(shí)序約束工具Constraints Editor　
4.7.1　Constraints Editor功能簡介　
4.7.2　利用Constraints Editor添加時(shí)序約束
4.7.3　利用Constraints Editor添加分組約束　
4.7.4　利用Constraints Editor添加專用約束　
4.8　基于ISE的器件配置　
4.8.1　FPGA配置電路　
4.8.2　iMPACT參數(shù)設(shè)置　
4.8.3　配置FPGA器件　
4.8.4　配置PROM器件　
4.9　本章小結(jié)　
第5章　ISE Foundation高級(jí)組件　
5.1　在線邏輯分析儀ChipScope Pro　
5.1.1　ChipScope Pro工具簡介　
5.1.2　ChipScope Core Generator使用說明　
5.1.3　ChipScope Core Inserter使用說明　
5.1.4　ChipScope Core Analyzer使用說明　
5.1.5　ChipScope Pro Serial I/O Toolkit使用說明　
5.1.6　ChipScope Pro應(yīng)用實(shí)例　
5.2　平面布局規(guī)劃器PlanAhead　
5.2.1　PlanAhead 10.1的安裝及新特性　
5.2.2　PlanAhead設(shè)計(jì)流程　
5.2.3　利用PinAhead進(jìn)行I/O引腳規(guī)劃　
5.2.4　使用ExploreAhead優(yōu)化實(shí)現(xiàn)結(jié)果　
5.3　時(shí)序分析器Timing Analyzer　
5.3.1　時(shí)序分析基礎(chǔ)　
5.3.2　Xilinx FPGA中的時(shí)鐘資源　
5.3.3　ISE時(shí)序分析器的軟件操作　
5.3.4　Timing Analyzer應(yīng)用實(shí)例　
5.4　布局規(guī)劃器Floorplanner　
5.4.1　Floorplanner簡介　
5.4.2　Floorplanner軟件操作　
5.4.3　Floorplanner應(yīng)用實(shí)例　
5.5　底層編輯器FPGA Editor　
5.5.1　FPGA Editor簡介　
5.5.2　FPGA Editor軟件操作　
5.5.3　FPGA Editor應(yīng)用實(shí)例　
5.6　功耗分析工具XPower　
5.6.1　功耗分析簡介　
5.6.2　XPower估計(jì)器　
5.6.3　XPower分析器　
5.6.4　低功耗設(shè)計(jì)技術(shù)　
5.6.5　XPower分析器應(yīng)用實(shí)例　
5.7　本章小結(jié)
第6章　ISE與第三方軟件　
6.1　ModelSim仿真軟件的使用
6.1.1　ModelSim仿真軟件的安裝　
6.1.2　在ModelSim中指定Xilinx的仿真庫　
6.1.3　ModelSim的基本操作　
6.1.4　ModelSim的高級(jí)操作　
6.2　綜合工具Synplify Pro　
6.2.1　Synplify Pro綜合軟件的安裝　
6.2.2　Synplify Pro的使用　
6.3　ISE與MATLAB的聯(lián)合使用　
6.3.1　利用MATLAB輔助FPGA的邏輯設(shè)計(jì)　
6.3.2　利用MATLAB完成DSP系統(tǒng)開發(fā)　
6.3.3　利用MATLAB自動(dòng)生成濾波器代碼　
6.4　本章小結(jié)　
第7章　FPGA底層單元與邏輯開發(fā)實(shí)例　
7.1　FPGA底層單元開發(fā)　
7.1.1　Xilinx全局時(shí)鐘網(wǎng)絡(luò)的使用　
7.1.2　DCM模塊的使用　
7.1.3　Xilinx內(nèi)嵌塊存儲(chǔ)器的使用　
7.1.4　硬核乘加器DSP48的使用　
7.2　FPGA常用IP Core使用實(shí)例　
7.2.1　Cordic算法IP Core的使用　
7.2.2　FFT算法IP Core的使用
7.2.3　FIR濾波器IP Core的使用　
7.3　開發(fā)實(shí)例—LMS算法的Verilog實(shí)現(xiàn)　
7.3.1　LMS算法的原理　
7.3.2　LMS算法的MATLAB實(shí)現(xiàn)　
7.3.3　LMS算法的FPGA實(shí)現(xiàn)　
7.3.4　LMS算法的軟件調(diào)試
7.4　本章小結(jié)　
附錄　Verilog HDL語言基礎(chǔ)　
參考文獻(xiàn)