微處理器設(shè)計(jì)：從設(shè)計(jì)規(guī)劃到工藝制造

第1章 微處理器的發(fā)展歷程
1.1 引言
1.2 晶體管
1.3 集成電路
1.4 微處理器
1.5 摩爾定律
1.6 晶體管尺寸縮小
1.7 互連尺寸縮小
1.8 微處理器尺寸縮小
1.9 摩爾定律的未來
1.9.1 多閥值電壓
1.9.2 絕緣體上硅
1.9.3 力硅
1.9.4 高K值柵極電介質(zhì)
1.9.5 改善的互連線
1.9.6 雙柵極／三柵極
1.10 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第2章 計(jì)算機(jī)部件
2.1 引言
2.2 總線標(biāo)準(zhǔn)
2.3 芯片組
2.4 處理器總線
2.5 主存儲(chǔ)器
2.6 視頻適配器(圖形卡)
2.7 存儲(chǔ)設(shè)備
2.8 擴(kuò)展卡
2.9 外設(shè)總線
2.10 主板
2.11 基本輸入輸出系統(tǒng)
2.12 存儲(chǔ)器分層結(jié)構(gòu)
2.13 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第3章 設(shè)計(jì)規(guī)劃
3.1 引言
3.2 處理器路標(biāo)
3.3 設(shè)計(jì)類型和設(shè)計(jì)時(shí)間
3.4 產(chǎn)品成本
3.5 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第4章 計(jì)算機(jī)架構(gòu)
4.1 引言
4.2 指令
4.3 計(jì)算指令
4.4 數(shù)據(jù)傳輸指令
4.5 流程控制指令
4.6 指令編碼
4.7 CISC與RISC
4.8 RISC與EPIC
4.9 近期x86擴(kuò)展
4.10 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第5章 微處理器架構(gòu)
5.1 引言
5.2 流水線
5.3 高性能設(shè)計(jì)
5.4 性能評(píng)估
5.5 微處理器架構(gòu)的關(guān)鍵技術(shù)
5.5.1 緩存存儲(chǔ)器
5.5.2 緩存一致性
5.5.3 分支預(yù)測(cè)
5.5.4 寄存器重命名
5.5.5 微指令和微碼
5.5.6 重新排序、隱退以及重演
5.5.7 指令壽命
5.6 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第6章 邏輯設(shè)計(jì)
6.1 引言
6.2 硬件描述語(yǔ)言
6.3 設(shè)計(jì)自動(dòng)化
6.4 前硅驗(yàn)證
6.5 邏輯最小化
6.5.1 組合邏輯
6.5.2 卡諾圖
6.5.3 時(shí)序邏輯
6.6總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第7章 電路設(shè)計(jì)
7.1 引言
7.2 MOSFET特性
7.3 CMOS邏輯門
7.3.1 晶體管尺寸
7.3.2 時(shí)序邏輯
7.3.3 電路檢查
7.3.4 時(shí)序
7.3.5 噪聲
7.3.6 功耗
7.4總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第8章 版圖
8.1 引言
8.2 創(chuàng)建版圖
8.3 版圖密度
8.4 版圖質(zhì)量
8.5 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第9章 半導(dǎo)體制造
9.1 引言
9.2 晶片制造
9.3 增層
9.3.1 摻雜
9.3.2 沉積
9.3.3 熱氧化
9.3.4 平坦化
9.4 光刻
9.4.1 掩膜
9.4.2 波長(zhǎng)與光刻
9.5 刻蝕
9.6 CMOS工藝流程范例
9.7 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第10章 微處理器封裝
10.1 引言
10.2 封裝層次
10.3 封裝設(shè)計(jì)選擇
10.3.1 引腳數(shù)量和引腳配置
10.3.2 引腳類型
10.3.3 襯底類型
10.3.4 芯片黏著
10.3.5 退耦電容
10.3.6 熱阻抗
10.3.7 多芯片模型
10.4 組裝流程實(shí)例
10.5 總結(jié)
復(fù)習(xí)題
參考文獻(xiàn)
第11章 硅片的調(diào)試和測(cè)試
術(shù)語(yǔ)表