高級(jí)FPGA設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化

定　價(jià)：￥35.00

作　者：	（美）克里茲著，孟憲元譯
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	電子與電氣工程叢書
標(biāo)　簽：	維修

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ISBN：	9787111255475	出版時(shí)間：	2009-02-01	包裝：	平裝
開本：	16開	頁數(shù)：	241	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書主要講解了FPGA設(shè)計(jì)、方法和實(shí)現(xiàn)。這本書略去了不太必要的理論、推測(cè)未來的技術(shù)、過時(shí)工藝的細(xì)節(jié)，用簡(jiǎn)明、扼要的方式描述FPGA中的關(guān)鍵技術(shù)。主要內(nèi)容包括：設(shè)計(jì)速度高、體積小、功耗低的體系結(jié)構(gòu)方法，時(shí)鐘區(qū)域，實(shí)現(xiàn)數(shù)學(xué)函數(shù)，浮點(diǎn)單元，復(fù)位電路，仿真，綜合優(yōu)化，布圖，靜態(tài)時(shí)序分析等。本書把多年推廣到諸多公司和工程師團(tuán)隊(duì)的經(jīng)驗(yàn)以及由白皮書和應(yīng)用要點(diǎn)匯集的許多知識(shí)進(jìn)行濃縮，可以幫助讀者成為高級(jí)的FPGA設(shè)計(jì)者。本書以FPGA設(shè)計(jì)為主題，覆蓋了實(shí)踐過程中最可能遇到的深層次問題，并提供了經(jīng)驗(yàn)指導(dǎo)。在某些方面，本書能夠取代有限的工業(yè)經(jīng)歷，免去讀者學(xué)習(xí)的困難。這種先進(jìn)的，實(shí)用的方法，成為此書的特色。這本書把多年推廣到諸多公司和工程師團(tuán)隊(duì)的經(jīng)驗(yàn)以及由專門的白皮書和應(yīng)用要點(diǎn)匯集的許多知識(shí)進(jìn)行濃縮，可以用來完善工程師的知識(shí)，幫助他們成為高級(jí)的FPGA設(shè)計(jì)者。

作者簡(jiǎn)介

　　Steve Kilts，Spectrum Design Solutions公司的創(chuàng)始人之一，首席設(shè)計(jì)工程師。Steve擁有廣泛的FPGA設(shè)計(jì)經(jīng)驗(yàn)，包括應(yīng)用在DSP、高速計(jì)算和總線體系結(jié)構(gòu)、集成電路測(cè)試系統(tǒng)、工業(yè)自動(dòng)化和控制、音頻、視頻、嵌入式微處理器、PCI、醫(yī)療系統(tǒng)設(shè)計(jì)，商業(yè)航空和ASIC原型。Steve和他的團(tuán)隊(duì)已為部分財(cái)富100強(qiáng)公司和小型創(chuàng)業(yè)者們成功地完成了眾多項(xiàng)目。

圖書目錄

譯者序
前言
第1章　高速度結(jié)構(gòu)設(shè)計(jì)
　1.1　高流量
　1.2　低時(shí)滯
　1.3　時(shí)序
　　1.3.1　添加寄存器層次
　　1.3.2　并行結(jié)構(gòu)
　　1.3.3　展平邏輯結(jié)構(gòu)
　　1.3.4　寄存器平衡
　　1.3.5　重新安排路徑
　1.4　小結(jié)
第2章　面積結(jié)構(gòu)設(shè)計(jì)
　2.1　折疊流水線
　2.2　基于控制的邏輯復(fù)用
　2.3　資源共享
　2.4　復(fù)位對(duì)面積的影響
　　2.4.1　無復(fù)位的資源
　　2.4.2　無置位的資源
　　2.4.3　無同步復(fù)位的資源
　　2.4.4　復(fù)位RAM
　　2.4.5　利用置位/復(fù)位觸發(fā)器引腳
　2.5　小結(jié)
第3章　功耗結(jié)構(gòu)設(shè)計(jì)
　3.1　時(shí)鐘控制
　　3.1.1　時(shí)鐘偏移
　　3.1.2　控制偏移
　3.2　輸入控制
　3.3　減少供電電壓
　3.4　雙沿觸發(fā)觸發(fā)器
　3.5　修改終端
　3.6　小結(jié)
第4章　設(shè)計(jì)實(shí)例：高級(jí)加密標(biāo)準(zhǔn)
　4.1　AES結(jié)構(gòu)
　　4.1.1　一級(jí)字節(jié)代換
　　4.1.2　零級(jí)行間移位
　　4.1.3　兩個(gè)流水線級(jí)列混合
　　4.1.4　一級(jí)輪密鑰加
　　4.1.5　緊縮結(jié)構(gòu)
　　4.1.6　部分流水線結(jié)構(gòu)
　　4.1.7　完全流水線結(jié)構(gòu)
　4.2　性能與面積
　4.3　其他的優(yōu)化
第5章　高級(jí)設(shè)計(jì)
　5.1　抽象設(shè)計(jì)技術(shù)
　5.2　圖形狀態(tài)機(jī)
　5.3　DSP設(shè)計(jì)
　5.4　軟硬件協(xié)同設(shè)計(jì)
　5.5　小結(jié)
第6章　時(shí)鐘區(qū)域
　6.1　跨越時(shí)鐘區(qū)域
　　6.1.1　準(zhǔn)穩(wěn)態(tài)
　　6.1.2　解決方案一：相位控制
　　6.1.3　解決方案二：雙跳技術(shù)
　　6.1.4　解決方案三：FIFO結(jié)構(gòu)
　　6.1.5　分割同步模塊
　6.2　在ASIC樣機(jī)中的門控時(shí)鐘
　　6.2.1　時(shí)鐘模塊
　　6.2.2　選通移除
　6.3　小結(jié)
第7章　設(shè)計(jì)實(shí)例：12S與SPDIF
　7.1　I2S
　　7.1.1　協(xié)議
　　7.1.2　硬件結(jié)構(gòu)
　　7.1.3　分析
　7.2　SPDIF
　　7.2.1　協(xié)議
　　7.2.2　硬件結(jié)構(gòu)
　　7.2.3　分析
第8章　實(shí)現(xiàn)數(shù)學(xué)函數(shù)
第9章　設(shè)計(jì)實(shí)例：浮點(diǎn)單元
第10章　復(fù)位電路
第11章　高級(jí)仿真
第12章　綜合編碼
第13章　設(shè)計(jì)實(shí)例：安全散列算法
第14章　綜合優(yōu)化
第15章　布圖
第16章　布局布線優(yōu)化
第17章　設(shè)計(jì)實(shí)例：微處理器
第18章　靜態(tài)時(shí)序分析
第19章　PCB的問題
附錄A　AES密碼的流水線級(jí)
附錄B　SRC處理器的頂層模塊
參考文獻(xiàn)