基于Quartus II的計算機組成與體系結構綜合實驗教程

前言
第1章  緒論
  1.1  計算機系統(tǒng)的組成
    1.1.1  計算機硬件的組成
    1.1.2  計算機軟件的組成
  1.2  計算機系統(tǒng)的層次結構
    1.2.1  計算機系統(tǒng)的多級層次結構
    1.2.2  軟件與硬件的邏輯等價性
  1.3  計算機的工作過程
第2章  Quartus Ⅱ 8.0基本使用方法
  2.1  概述
  2.2  Ouartus Ⅱ 8.0設計流程
  2.3  Quartus Ⅱ設計方法
  2.4  例解Quartus Ⅱ 8.0設計
第3章  常用基本器件設計
  3.1  寄存器設計
    3.1.1  寄存器原理圖設計
    3.1.2  寄存器工作原理
    3.1.3  寄存器程序描述
    3.1.4  寄存器仿真
  3.2  移位運算器設計
    3.2.1  移位運算器原理圖設計
    3.2.2  移位運算器程序描述
    3.2.3  移位運算器仿真
  3.3  加減法運算器設計
    3.3.1  加減法單元原理圖設計
    3.3.2  加減單元編碼
    3.3.3  多位加減法單元連接
    3.3.4  加減法運算器原理圖設計
    3.3.5  加減法運算器程序描述
    3.3.6  加減法運算器仿真
  3.4  乘法運算器設計
    3.4.1  乘法陣列原理圖設計
    3.4.2  乘法陣列編碼
    3.4.3  有符號數(shù)乘法運算器
  3.5  同步計數(shù)器設計
    3.5.1  設備同步工作
    3.5.2  程序計數(shù)器
    3.5.3  通用計數(shù)器
  3.6  節(jié)拍器設計
    3.6.1  節(jié)拍器電路設計
    3.6.2  節(jié)拍器程序描述
    3.6.3  節(jié)拍器工作原理
  3.7  譯碼器設計
    3.7.1  譯碼器電路設計
    3.7.2  譯碼器程序描述
    3.7.3  選擇與通斷控制電路
  3.8  標志線設計
    3.8.1  累加器標志線設計
    3.8.2  數(shù)據(jù)監(jiān)測標志設計
  3.9  存儲器設計
    3.9.1  地址譯碼器設計
    3.9.2  存儲單元設計
    3.9.3  256存儲單元存儲器設計
第4章  計算機設計實例
  4.1  簡單計算機實驗
    4.1.1  設計8位累加器A
    4.1.2  設計8位數(shù)據(jù)寄存器B
    4.1.3  設計運算器ALU
    4.1.4  設計8位輸出寄存器O
    4.1.5  設計4位地址寄存器MAR
    4.1.6  設計EROM
    4.1.7  設計8位指令寄存器IR
    4.1.8  設計4位程序計數(shù)器
    4.1.9  設計控制器CONT
    4.1.10  設計加減運算計算機整機結構
    4.1.11  功能仿真
    4.1.12  實驗小結
  4.2  計算機整體設計
    4.2.1  計算機組成結構
    4.2.2  計算機功能設計目標
    4.2.3  確定指令系統(tǒng)
  4.3  總線結構設計
    4.3.1  連接存儲器和運算器
    4.3.2  累加器、計數(shù)器連人總線
    4.3.3  操作數(shù)寄存器、數(shù)據(jù)寄存器、輸出寄存器連入總線
  4.4  指令系統(tǒng)設計
    4.4.1  指令全程分析
    4.4.2  計算機指令全程表
  4.5  控制器設計
    4.5.1  控制器的基本功能和結構
    4.5.2  時序控制信號
    4.5.3  微程序控制器
    4.5.4  硬聯(lián)控制器
  4.6  輸入接口設備設計
    4.6.1  緩沖區(qū)接口電路
    4.6.2  操作系統(tǒng)的設計
  4.7  計算機總體設計
    4.7.1  頂層結構
    4.7.2  輸入程序數(shù)據(jù)控制
  4.8  程序運行測試
    4.8.1  頂層文件與連接驅動?序
    4.8.2  檢驗程序執(zhí)行
第5章  實訓項目
  5.1  運算器
    5.1.1  基本運算器實驗
    5.1.2  多通路運算器與寄存器堆設計實驗
    5.1.3  陣列乘法器設計實驗
  5.2  存儲系統(tǒng)
    5.2.1  FIFO先進先出存儲器實驗
    5.2.2  Cache控制器?計實驗一
  5.3  控制器
    5.3.1  時序發(fā)生器設計實驗
    5.3.2  微程序控制器實驗
  5.4  系統(tǒng)總線與總線接口
    5.4.1  系統(tǒng)總線和具有基本輸人、輸出功能的總線接口實驗
    5.4.2  具有DMA控制功能的總線接口實驗
  5.5  指令系統(tǒng)
    5.5.1  計算機系統(tǒng)的指令系統(tǒng)
    5.5.2  基于CISC技術的模型計算機設計實驗
    5.5.3  基于RISC技術的模型計算機設計實驗
  5.6  時間并行性為特征的計算機系統(tǒng)
    5.6.1  基于重疊技術的模型計算機設計實驗
    5.6.2  具有三級流水的模型機設計實驗
  5.7  指令并行性為特征的計算機系統(tǒng)
參考文獻
附錄  實驗硬件平臺及軟件使用說明
  附錄A  TD.cMA系統(tǒng)硬件環(huán)境
    A1  系統(tǒng)硬件布局圖
    A2  系統(tǒng)實驗單元電路
  附錄B  軟件使用說明
    B1  TD-CMA軟件界面窗口介紹
    B2  菜單功能介紹
  附錄C  實用芯片介紹