嵌入式徽控制器與處理器設計

出版者的話
譯者序
前言
第1章　嵌入式處理器
　1.0微控制器
　1.1微控制器市場
　1.2數(shù)據(jù)路徑
　1.3商用微控制器
　1.4soc內(nèi)核處理器
　1.5soc單元相對銷售量
　1.6超大規(guī)模集成電路（vlsi）芯片設計工具
　1.7ip核
　1.8指令集體系結(jié)構(gòu)
　1.9投資與回報
　1.10半導體技術(shù)的發(fā)展
　參考文獻
第2章　微控制器體系結(jié)構(gòu)
　2.0單片計算機
　2.1約翰?馮?諾依曼 　
　2.2計算機體系結(jié)構(gòu)
　2.3半導體技術(shù)
　　2.3.1小規(guī)模集成電路
　　2.3.2硬件總線
　　2.3.3智能外圍接口
　　2.3.4標準i/o接口
　2.4msi和lsi
　2.5電子計算器
　2.6微處理器
　　2.6.1應用型數(shù)據(jù)處理
　　2.6.2intel i4004
　　2.6.3intel i8080
　2.7微處理器外設
　2.8intel i8051微控制器
　2.9risc簡介
　　2.9.1risc處理器
　　2.9.2risc的協(xié)同作用
　2.9.3risc市場
　2.10無晶圓半導體公司
　2.10.1risc ip核
　2.10.2risc工藝流程
　2.11嵌入式控制器ip核
　2.11.1cisc ip核
　2.11.2risc ip核
　2.11.3第三方ip核
　2.12專用處理器
　2.13本章　小結(jié)
　習題
　參考文獻
第3章　嵌入式微控制器技術(shù)
　3.0集成電路
　3.1摩爾定律
　　3.1.1微處理器的性能
　　3.1.2實現(xiàn)技術(shù)
　　3.1.3阿姆達爾定律
　　3.1.4技術(shù)融合
　3.2設計抽象
　　3.2.1指令集體系結(jié)構(gòu)
　　3.2.2處理器家族
　3.3risc和cisc
　　3.3.1處理器技術(shù)
　　3.3.2性能評估
　　3.3.3程序指令
　　3.3.4指令成本
　　3.3.5微代碼指令
　3.4存儲器技術(shù)
　　3.4.1局部性
　　3.4.2存儲器分級
　　3.4.3高速緩存
　　3.4.4一級緩存和二級緩存
　　3.4.5數(shù)據(jù)寄存器
　　3.4.6指令隊列
　　3.4.7分支指令
　　3.4.8存儲器訪問延遲
　　3.4.9高速緩存模塊
　3.5指令處理
　　3.5.1匯編語言
　　3.5.2程序編譯器
　　3.5.3硬編碼指令
　3.6程序設計
　　3.6.1程序代碼大小變化
　　3.6.2cisc指令集
　3.7統(tǒng)一指令集
　　3.7.1工業(yè)標準軟件
　　3.7.2指令集擴展
　3.8risc指令集體系結(jié)構(gòu)
　　3.8.1微代碼
　　3.8.2微指令周期
　　3.8.3專用指令
　　3.8.4單周期指令
　3.9處理器邏輯
　　3.9.1同步邏輯
　　3.9.2寄存器堆
　　3.9.3正交寄存器
　　3.9.4寄存器優(yōu)化
　　3.9.5載入/存儲數(shù)?操作
　3.10處理器功能劃分
　　3.10.1指令流水線
　　3.10.2執(zhí)行單元
　　3.10.3流水線級
　　3.10.4流水線吞吐量
　　3.10.5順序執(zhí)行
　　3.10.6分支執(zhí)行
　3.11五級流水線
　　3.11.1指令流水線阻塞
　　3.11.2分支預測表
　　3.11.3數(shù)據(jù)流水線阻塞
　3.12本章　小結(jié)
　習題
　參考文獻
第4章　微控制器功能
第5章　程序設計
第6章　軟/硬件調(diào)試
第7章　串行數(shù)據(jù)通信
第8章　模數(shù)轉(zhuǎn)換
第9章　數(shù)字信號處理
第10章　模糊邏輯
第11章　8位微控制器
第12章　16位微控制器
第13章　知識產(chǎn)權(quán)soc核
第14章　tensilica可配置ip核
第15章　數(shù)字信號處理器