SystemVerilog數(shù)字系統(tǒng)設計

第1章　序言
　1．1　現(xiàn)代數(shù)字設計
　1．2　使用硬件描述語言進行設計
　　1．2．1　設計自動化
　　1．2．2　什么是SystemVerilog　
　　1．2．3　什么是VHDL
　　1．2．4　仿真
　　1．2．5　綜合
　　1．2．6　可重用性
　　1．2．7　驗證
　　1．2．8　設計流程
　　1．3　CMOS技術
　　1．3．1　邏輯門
　　1．3．2　ASIC(專用集成電路)和FPGA(現(xiàn)場可編程門陣列)
　1．4　可編程邏輯
　1．5　電氣屬性
　　1．5．1　噪聲容限
　　1．5．2　扇出
　總結
　參考資料
　練習題
第2章　組合邏輯設計
　2．1　布爾代數(shù)
　　2．1．1　值
　　2．1．2　操作符
　　2．1．3　邏輯門的真值表
　　2．1．4　布爾代數(shù)的定律
　　2．1．5德摩根定理
　　2．1．6　香農擴展定理
　2．2　邏輯門
　2．3　組合邏輯設計
　　2．3．1　邏輯最小?
　　2．3．2　卡諾圖
　2．4　時序
　2．5　數(shù)字碼
　　2．5．1　整數(shù)
　　2．5．2　定點數(shù)
　　2．5．3　浮點數(shù)
　　2．5．4文字數(shù)字字符
　　2．5．5　格雷碼
　　2．5．6奇偶校驗位
　總結
　參考資料
　練習題
第3章　使用SystemVerilog門模型描述的組合邏輯　
　3．1　模塊和文件
　3．2　標識符、空格和注釋
　3．3　基本門模型
　3．4　簡單的網(wǎng)表
　3．5　邏輯值
　3．6　連續(xù)賦值語句
　　3．6．1　SystemVerilog操作符
　3．7　延遲
　3．8　參數(shù)
　3．9　測試平臺
　總結
　參考資料
　練習題
第4章　組合邏輯構件
　4．1　多路選擇器
　　4．1．1　2選1多路選擇器
　　4．1．2　4選1多路器
　4．2　譯碼器
　　4．2．1　2到4譯碼器
　　4．2．2參數(shù)化的譯碼器
　　4．2．3　七段譯碼器
　4．3優(yōu)先編碼器
　　4．3．1　無關項和唯一性問題
　4．4　加法器
　　4．4．1　功能模型
　　4．4．2　逐位進位加法器
　?4．4．3　任務
　4．5奇偶校驗器
　4．6　三態(tài)緩沖器
　　4．6．1　多值邏輯
　4．7　組合邏輯塊的測試平臺
　總結
　參考資料
　練習題第5章　時序邏輯塊的SystemVerilog模型第6章　同步時序設計第7章　復雜時序系統(tǒng)的設計第8章　測試平臺的編寫第9章　SystemVerilong的仿真第10章　SystemVerilong的綜合第11章　數(shù)字系統(tǒng)的測試第12章　可測試性設計第13章　異步時序電路設計第14章　與模擬電路的接口附錄A　SystemVerilog與Verilog的關系部分練習題的參考答案參考文獻