Verilog HDL數(shù)字系統(tǒng)設(shè)計

第1章 數(shù)字系統(tǒng)設(shè)計概述
1．1 引言
1．2 ASIC和FPGA
1．3 數(shù)字設(shè)計的層次
1．4 硬件描述語言
1．5 典型設(shè)計流程
本章小結(jié)
習(xí)題與思考題1
第2章 組合邏輯電路設(shè)計回顧
2．1 數(shù)字電路的基本概念
2．2 布爾代數(shù)和邏輯門
2．3 邏輯函數(shù)的化簡
2．4 組合邏輯電路的設(shè)計方法
2．5 若干常用組合邏輯電路
本章小結(jié)
習(xí)題與思考題2
第3章 時序邏輯設(shè)計回顧
3．1 時序邏輯電路
3．2 基本存儲元件
3．3 時序邏輯電路的分析
3．4 時序邏輯電路的設(shè)計
3．5 若干常用的時序邏輯電路
本章小結(jié)
習(xí)題與思考題3
第4章 Verilog硬件描述語言
4．1 引言
4．2 第1個Verilog HDL實例
4．3 基本詞法規(guī)定
4．4 數(shù)據(jù)類型
4．5 程序框架
4．6 結(jié)構(gòu)級描述
4．7 門級描述
4．8 Testbench
本章小結(jié)
習(xí)題與思考題4
第5章 組合邏輯電路
5．1 引言
5．2 連續(xù)賦值語句
5．3 Verilog HDL操作符
5．4 組合邏輯alwavs塊
5．5 If語句
5．6 case語句
5．7 條件語句的綜合
5．8 可重用設(shè)計
5．9 組合邏輯電路設(shè)計實例
5．10 高效的HDL描述
5．11 組合邏輯電路設(shè)計要點
本章小結(jié)
習(xí)題與思考題5
第6章 基本時序邏輯電路
6．1 引言
6．2 時序邏輯電路
6．3 同步時序邏輯電路
6．4 基于原語的時序電路設(shè)計
6．5 基本存儲元件的Verilog HDL實現(xiàn)
6．6 設(shè)計實例
6．7 時序邏輯電路的Testbench
6．8 時序邏輯電路設(shè)計要點
本章小結(jié)
習(xí)題與思考題6
第7章 同步時序邏輯電路的時序分析
7．1 引言
7．2 Verilog HDL的抽象層次
7．3 同步時序電路的時序分析方法
7．4 組合邏輯的傳播延遲
7．5 時序邏輯電路的傳播延遲
7．6 提高電路的最高工作頻率
7．7 提高電路的建立時間和保持時間
本章小結(jié)
習(xí)題與思考題7
第8章 有限狀態(tài)機
8．1 引言
8．2 有限狀態(tài)機
8．3 米利狀態(tài)機和摩爾狀態(tài)機
8．4 狀態(tài)轉(zhuǎn)換圖和算法狀態(tài)機圖
8．5 有限狀態(tài)機的性能和時序
8．6 狀態(tài)賦值
8．7 FSM的Vetilog HDL實現(xiàn)
8．8 輸出緩沖器
8．9 設(shè)計實例
本章小結(jié)
習(xí)題與思考題8
第9章 數(shù)據(jù)通道（FSMD）
9．1 引言
9．2 寄存器傳輸級設(shè)計
9．3 FSMD設(shè)計原理
9．4 FSMD設(shè)計方法和步驟
9．5 流水線設(shè)計
9．6 FSMD設(shè)計實例
本章小結(jié)
習(xí)題與思考題9
第10章 FSMD設(shè)計實踐
10．1 引言
10．2 定點數(shù)的表示及飽和算術(shù)運算
10．3 混合方程
10．4 混合方程的直接實現(xiàn)
10．5 輸入寄存器和輸出寄存器
10．6 流水線設(shè)計和流水線執(zhí)行單元
10．7 資源共享數(shù)據(jù)通道的設(shè)計
10．8 帶有握手信號的數(shù)據(jù)通道
10．9 具有輸入總線的數(shù)據(jù)通道
10．10 遞歸汁算、初始化和計算
10．11 復(fù)雜數(shù)據(jù)通道的設(shè)計方法
10．12 寄存器的Schedule
10．13 數(shù)據(jù)流圖的等價變形
本章小結(jié)
習(xí)題與思考題10
第11章 SPI主機接口設(shè)計
11．1 引言
11．2 SPI總線標(biāo)準(zhǔn)
11．3 SPI主機功能描述
11．4 微控制器接口模塊
11．5 SPI主機接口模塊
本章小結(jié)
習(xí)題與思考題11
參考文獻