Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第3版）

定　價(jià)：￥45.00

作　者：	夏宇聞著
出版社：	北京航空航天大學(xué)出版社
叢編項(xiàng)：	普通高等教育"十一五"國(guó)家級(jí)規(guī)劃教材·北京高等教育精品教材
標(biāo)　簽：	大學(xué)教材教材

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ISBN：	9787512411869	出版時(shí)間：	2013-07-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	477	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《普通高等教育“十一五”國(guó)家級(jí)規(guī)劃教材·北京高等教育精品教材：Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第3版）》講述利用硬件描述語(yǔ)言（Verilog HDL）設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的方法。這種方法源自20世紀(jì)90年代的美國(guó)，取得成效后迅速在其他先進(jìn)工業(yè)國(guó)得到推廣和普及。利用硬件描述語(yǔ)言建模、通過(guò)仿真和綜合技術(shù)設(shè)計(jì)出極其復(fù)雜的數(shù)字系統(tǒng)是這種技術(shù)的最大優(yōu)勢(shì)。《普通高等教育“十一五”國(guó)家級(jí)規(guī)劃教材·北京高等教育精品教材：Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第3版）》從算法和計(jì)算的基本概念出發(fā)，講述如何用硬線(xiàn)邏輯電路實(shí)現(xiàn)復(fù)雜數(shù)字邏輯系統(tǒng)的方法。全書(shū)共分三部分。第一部分內(nèi)容共18章；第二部分共12個(gè)上機(jī)練習(xí)實(shí)驗(yàn)范例；第三部分是Verilog硬件描述語(yǔ)言參考手冊(cè)，可供讀者學(xué)習(xí)、查詢(xún)之用。本書(shū)第2版后，在語(yǔ)法篇中增加了IEEE Verilog1364-2001標(biāo)準(zhǔn)簡(jiǎn)介，以反映Verilog語(yǔ)法的最新變化?！镀胀ǜ叩冉逃笆晃濉眹?guó)家級(jí)規(guī)劃教材·北京高等教育精品教材：Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第3版）》的講授方式以每2學(xué)時(shí)講授一章為宜，每次課后需要花loh復(fù)習(xí)思考。完成10章學(xué)習(xí)后，就可以開(kāi)始做上機(jī)練習(xí)，由簡(jiǎn)單到復(fù)雜，由典型到一般，循序漸進(jìn)地學(xué)習(xí)Verilog HDL基礎(chǔ)知識(shí)。按照書(shū)上的本書(shū)可作為電子工程類(lèi)、自動(dòng)控制類(lèi)、計(jì)算機(jī)類(lèi)的大學(xué)本科高年級(jí)及研究生教學(xué)用書(shū)，亦可供其他工程人員自學(xué)與參考。

作者簡(jiǎn)介

暫缺《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第3版）》作者簡(jiǎn)介

圖書(shū)目錄

緒論
第一部分 Verilog數(shù)字設(shè)計(jì)基礎(chǔ)
第1章 Verilog的基本知識(shí)
1.1 硬件描述語(yǔ)言HDL
1.2 Verilog HDL的歷史
1.2.1 什么是Verilog HDL
1.2.2 Verilog HDL的產(chǎn)生及發(fā)展
1.3 Verilog HDL和VHDL的比較
1.4 Verilog的應(yīng)用情況和適用的設(shè)計(jì)
1.5 采用Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)
1.5.1 傳統(tǒng)設(shè)計(jì)方法——電路原理圖輸入法
1.5.2 Verilog HDL設(shè)計(jì)法與傳統(tǒng)的電路原理圖輸入法的比較
1.5.3 Verilog的標(biāo)準(zhǔn)化與軟核的重用
1.5.4 軟核、固核和硬核的概念及其重用
1.6 采用硬件描述語(yǔ)言（Verilog HDL）的設(shè)計(jì)流程簡(jiǎn)介
1.6.1 自頂向下（Top Down）設(shè)計(jì)的基本概念
1.6.2 層次管理的基本概念
1.6.3 具體模塊的設(shè)計(jì)編譯和仿真的過(guò)程
1.6.4 具體工藝器件的優(yōu)化、映像和布局布線(xiàn)
小結(jié)
思考題
第2章 Verilog語(yǔ)法的基本概念概述
2.1 Verilog模塊的基本概念
2.2 Verilog用于模塊的測(cè)試
小結(jié)
思考題
第3章模塊的結(jié)構(gòu)、數(shù)據(jù)類(lèi)型、變量和基本運(yùn)算符號(hào)概述
3.1 模塊的結(jié)構(gòu)
3.1.1 模塊的端口定義
3.1.2 模塊內(nèi)容
3.1.3 理解要點(diǎn)
3.1.4 要點(diǎn)總結(jié)
3.2 數(shù)據(jù)類(lèi)型及其常量和變量
3.2.1 常量
3.2.2 變量
3.3 運(yùn)算符及表達(dá)式
3.3.1 基本的算術(shù)運(yùn)算符
3.3.2 位運(yùn)算符
小結(jié)
思考題
第4章運(yùn)算符、賦值語(yǔ)句和結(jié)構(gòu)說(shuō)明語(yǔ)句概述
4.1 邏輯運(yùn)算符
4.2 關(guān)系運(yùn)算符
4.3 等式運(yùn)算符
4.4 移位運(yùn)算符
4.5 位拼接運(yùn)算符
4.6 縮減運(yùn)算符
4.7 優(yōu)先級(jí)別
4.8 關(guān)鍵詞
4.9 賦值語(yǔ)句和塊語(yǔ)句
4.9.1 賦值語(yǔ)句
4.9.2 塊語(yǔ)句
小結(jié)
思考題
第5章條件語(yǔ)句、循環(huán)語(yǔ)句、塊語(yǔ)句與生成語(yǔ)句
概述
5.1 條件語(yǔ)句（if_else語(yǔ)句）
5.2 case語(yǔ)句
5.3 條件語(yǔ)句的語(yǔ)法
5.4 多路分支語(yǔ)句
……

第二部分設(shè)計(jì)和驗(yàn)證部分
第三部分設(shè)計(jì)示范與實(shí)驗(yàn)練習(xí)
第四部分語(yǔ)法篇