Verilog HDL與FPGA開(kāi)發(fā)設(shè)計(jì)及應(yīng)用

第1章 緒論
1.1 EDA技術(shù)和可編程邏輯器件的發(fā)展
1.1.1 EDA技術(shù)發(fā)展概述
1.1.2 可編程邏輯器件發(fā)展概況
1.2 可編程邏輯器件設(shè)計(jì)流程簡(jiǎn)介
1.2.1 基本設(shè)計(jì)方法
1.2.2 可編程邏輯器件設(shè)計(jì)流程
1.3 硬件描述語(yǔ)言Verilog HDL與VHDL
1.3.1 Verilog HDL簡(jiǎn)介
1.3.2 VHDL簡(jiǎn)介
1.3.3 Verilog HDL與VHDL的區(qū)別與聯(lián)系
1.3.4 選擇Verilog HDL還是VHDL
1.4 FPGA在雷達(dá)系統(tǒng)中的應(yīng)用
1.4.1 FPGA簡(jiǎn)介
1.4.2 雷達(dá)信號(hào)處理系統(tǒng)簡(jiǎn)介
1.4.3 FPGA在雷達(dá)信號(hào)處理中的應(yīng)用
思考題

第2章 Verilog HDL語(yǔ)法基礎(chǔ)
2.1 引言
2.2 模塊（Module）的概念
2.3 Verilog HDL語(yǔ)法的一些基本要素
2.4 數(shù)據(jù)類型及常量、變量
2.4.1 常量
2.4.2 變量
2.5 運(yùn)算符及表達(dá)式
2.5.1 算術(shù)運(yùn)算符
2.5.2 邏輯運(yùn)算符
2.5.3 關(guān)系運(yùn)算符
2.5.4 位運(yùn)算符
2.5.5 等式運(yùn)算符
2.5.6 縮減運(yùn)算符
2.5.7 條件運(yùn)算符
2.5.8 位拼接運(yùn)算符
2.5.9 運(yùn)算符的優(yōu)先級(jí)
2.6 賦值語(yǔ)句
2.6.1 阻塞賦值語(yǔ)句
2.6.2 非阻塞賦值語(yǔ)句
2.7 條件語(yǔ)句
2.7.1 if-else語(yǔ)句
2.7.2 case語(yǔ)句
2.8 結(jié)構(gòu)描述語(yǔ)句always與assign
2.8.1 always語(yǔ)句
2.8.2 assign語(yǔ)句
2.9 函數(shù)（function）和循環(huán)語(yǔ)句（for）
2.10 跳出“語(yǔ)法”看“語(yǔ)法”--“硬件”描述語(yǔ)言的另一種理解方式
2.10.1 從硬件的角度理解Verilog HDL語(yǔ)法
2.10.2 不可綜合語(yǔ)法及其在測(cè)試向量中的應(yīng)用
思考題

第3章 CPLD／FPGA的基本結(jié)構(gòu)
3.1 CPLD的基本結(jié)構(gòu)
3.1.1 內(nèi)部結(jié)構(gòu)
3.1.2 下載方式
3.1.3 Xilinx公司CPLD簡(jiǎn)介
3.2 FPGA的基本結(jié)構(gòu)
3.2.1 內(nèi)部結(jié)構(gòu)
3.2.2 下載方式
3.2.3 Xilinx公司FPGA簡(jiǎn)介
3.3 CPLD與FPGA的區(qū)別與聯(lián)系
思考題

第4章 CPLD／FPGA設(shè)計(jì)基礎(chǔ)
4.1 同步與異步電路設(shè)計(jì)
4.1.1 同步電路設(shè)計(jì)
4.1.2 異步電路設(shè)計(jì)
4.1.3 雙向L／O接口電路設(shè)計(jì)
4.1.4 同步與異步電路的區(qū)別與聯(lián)系
4.2 時(shí)鐘、復(fù)位與臨界設(shè)計(jì)--分析邏輯中的競(jìng)爭(zhēng)、冒險(xiǎn)以及亞穩(wěn)態(tài)
4.2.1 時(shí)鐘系統(tǒng)的設(shè)計(jì)
4.2.2 復(fù)位電路的設(shè)計(jì)
4.2.3 臨界設(shè)計(jì)
4.3 有限狀態(tài)機(jī)設(shè)計(jì)
4.4 速度與資源--折中設(shè)計(jì)方案
4.4.1 速度--并行處理
4.4.2 資源--串行處理
4.5 大規(guī)模FPGA的開(kāi)發(fā)--模塊化設(shè)計(jì)
思考題

第5章 FPGA在數(shù)字信號(hào)處理系統(tǒng)中的應(yīng)用
5.1 數(shù)的表示方法
5.1.1 數(shù)字系統(tǒng)中數(shù)的二進(jìn)制表示
5.1.2 定點(diǎn)數(shù)和浮點(diǎn)數(shù)
5.1.3 FPGA中數(shù)的表示
5.2 加減法與乘法單元
5.2.1 加減法單元
5.2.2 乘法單元
5.3 數(shù)字信號(hào)處理系統(tǒng)中的FPGA與DSP芯片
5.3.1 DSP芯片介紹
5.3.2 DSP與FPGA性能比較
5.3.3 DSP和FPGA方案的選擇
5.3.4 新的設(shè)計(jì)思想
5.4 數(shù)字濾波器的FPGA設(shè)計(jì)實(shí)例
5.4.1 IIR濾波器
5.4.2 FIR濾波器
5.4.3 FIR濾波器與IIR濾波器的比較
5.4.4 8階FIR濾波器設(shè)計(jì)實(shí)例
5.4.5 IIR濾波器設(shè)計(jì)實(shí)例
5.5 Xilinx公司數(shù)字信號(hào)處理IP Core的應(yīng)用
5.5.1 Core Generator綜述
5.5.2 數(shù)字信號(hào)處理的IP Core
5.5.3 FFI的IP Core調(diào)用實(shí)例
思考題

第6章 FPGA在雷達(dá)系統(tǒng)中的應(yīng)用
6.1 相關(guān)器與匹配濾波器
6.1.1 相關(guān)器
6.1.2 匹配濾波器
6.1.3 相關(guān)器與匹配濾波器的關(guān)系
6.1.4 13位Barker碼相關(guān)器設(shè)計(jì)實(shí)例
6.1.5 13位Barker碼匹配濾波器設(shè)計(jì)實(shí)例
6.2 動(dòng)目標(biāo)檢測(cè)（MTD）
6.2.1 動(dòng)目標(biāo)檢測(cè)（MTD）原理
6.2.2 動(dòng)目標(biāo)檢測(cè)（MTD）設(shè)計(jì)實(shí)例
6.3 恒虛警（CFAR）
6.3.1 恒虛警（CFAR）原理
6.3.2 恒虛警（（2FAR）設(shè)計(jì)實(shí)例
6.4 FPGA在雷達(dá)系統(tǒng)中的應(yīng)用小結(jié)
6.4.1 Matlab在數(shù)字信號(hào)處理中的作用
6.4.2 雷達(dá)數(shù)字信號(hào)處理系統(tǒng)中FPGA設(shè)計(jì)流程
思考題
附錄A Verilog HDL語(yǔ)法參考
A.1 Verilog HDL關(guān)鍵詞列表
A.2 Verilog HDL編譯器不支持的Verilog結(jié)構(gòu)
附錄B 相關(guān)網(wǎng)址檢索
附錄C 設(shè)計(jì)源代碼
C.1 雙CPU接口的數(shù)據(jù)轉(zhuǎn)換的設(shè)計(jì)
C.2 FIR濾波器設(shè)計(jì)
C.3 FIR濾波器Testbench設(shè)計(jì)
C.4 IIR濾波器設(shè)計(jì)
C.5 IIR濾波器Testbench設(shè)計(jì)
C.6 13位Bark碼相關(guān)器設(shè)計(jì)
C.7 13位Bark碼相關(guān)器測(cè)試向量Testbench設(shè)計(jì)
C.8 13位Bark匹配濾波器的設(shè)計(jì)
C.9 13位Bark碼匹配濾波器測(cè)試向量Testbench設(shè)計(jì)
C.10 動(dòng)目標(biāo)檢測(cè)（MTD）算法設(shè)計(jì)
C.11 動(dòng)目標(biāo)檢測(cè)（MTD）算法測(cè)試向量Testbench設(shè)計(jì)
C.12 回波消除電路設(shè)計(jì)
C.13 恒虛警（CFAR）算法設(shè)計(jì)
C.14 恒虛警（CFAR）算法測(cè)試向量Testbench設(shè)計(jì)
參考文獻(xiàn)