計(jì)算機(jī)組成與結(jié)構(gòu)

第1章 計(jì)算機(jī)系統(tǒng)概述
1.1 計(jì)算機(jī)系統(tǒng)的組成及其層次結(jié)構(gòu)
1.1.1 計(jì)算機(jī)系統(tǒng)的基本組成
1.1.2 計(jì)算機(jī)的硬件系統(tǒng)
1.1.3 計(jì)算機(jī)的軟件系統(tǒng)
1.1.4 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
1.1.5 計(jì)算機(jī)系統(tǒng)的性能指標(biāo)
1.2 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、組成與實(shí)現(xiàn)
1.2.1 計(jì)算機(jī)的系統(tǒng)結(jié)構(gòu)、組成與實(shí)現(xiàn)的定義與內(nèi)涵
1.2.2 計(jì)算機(jī)的系統(tǒng)結(jié)構(gòu)、組成與實(shí)現(xiàn)三者的相互影響
1.3 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1.3.1 計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)思路
1.3.2 軟硬件取舍的基本原則
1.3.3 影響計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的主要因素
1.4 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的分類(lèi)及其發(fā)展
1.4.1 并行性的概念
1.4.2 并行處理系統(tǒng)與多機(jī)系統(tǒng)
1.4.3 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的分類(lèi)
1.4.4 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的未來(lái)發(fā)展
1.5 本章小結(jié)
習(xí)題1

第2章 運(yùn)算方法與運(yùn)算器
2.1 計(jì)算機(jī)中的數(shù)據(jù)表示
2.1.1 計(jì)算機(jī)中常用數(shù)制
2.1.2 非數(shù)值型數(shù)據(jù)的表示
2.1.3 帶符號(hào)數(shù)的表示
2.1.4 定點(diǎn)數(shù)和浮點(diǎn)數(shù)
2.2 定點(diǎn)數(shù)加、減法運(yùn)算
2.2.1 補(bǔ)碼定點(diǎn)加減運(yùn)算方法
2.2.2 溢出判斷與移位
2.3 定點(diǎn)數(shù)乘、除法運(yùn)算
2.3.1 原碼一位乘法
2.3.2 補(bǔ)碼一位乘法
2.3.3 原碼一位除法
2.3.4 補(bǔ)碼一位除法
2.4 浮點(diǎn)運(yùn)算介紹
2.4.1 浮點(diǎn)數(shù)加減法
2.4.2 浮點(diǎn)數(shù)乘除法
2.5 運(yùn)算器的組成與結(jié)構(gòu)
2.5.1 加法器
2.5.2 算術(shù)邏輯單元
2.5.3 定點(diǎn)運(yùn)算器
2.5.4 浮點(diǎn)運(yùn)算器
2.6 本章小結(jié)
習(xí)題2

第3章 尋址方式與指令系統(tǒng)
3.1 指令格式與指令系統(tǒng)設(shè)計(jì)
3.1.1 指令格式
3.1.2 指令字長(zhǎng)
3.1.3 指令的地址碼
3.1.4 指令的操作碼
3.1.5 指令系統(tǒng)設(shè)計(jì)
3.2 指令和數(shù)據(jù)的尋址方式
3.2.1 指令的尋址方式
3.2.2 操作數(shù)的尋址方式
3.3 指令類(lèi)型
3.3.1 數(shù)據(jù)傳送類(lèi)指令
3.3.2 算術(shù)邏輯運(yùn)算類(lèi)指令
3.3.3 程序控制類(lèi)指令
3.3.4 輸入/輸出類(lèi)指令
3.3.5 串操作類(lèi)指令
3.3.6 其他指令
3.4 CISC與RISC
3.4.1 按CISC方向發(fā)展與改進(jìn)指令系統(tǒng)
3.4.2 按RISC方向發(fā)展與改進(jìn)指令系統(tǒng)
3.4.3 Intel 80x86指令集的發(fā)展
3.5 本章小結(jié)
習(xí)題3

第4章 控制器
4.1 控制器的功能、組成及類(lèi)型
4.1.1 控制器的功能
4.1.2 控制器的組成
4.1.3 控制器的類(lèi)型
4.2 時(shí)序控制與信息傳送
4.2.1 時(shí)序系統(tǒng)的組成
4.2.2 時(shí)序控制方式
4.2.3 數(shù)據(jù)通路結(jié)構(gòu)
4.2.4 信息傳送及其微命令設(shè)置
4.2.5 信息傳送控制方式
4.3 指令的執(zhí)行流程
4.3.1 指令執(zhí)行的基本步驟
4.3.2 指令周期的設(shè)置
4.3.3 取指令周期的操作流程
4.3.4 指令執(zhí)行流程設(shè)計(jì)舉例
4.4 組合邏輯控制器
4.4.1 組合邏輯控制器的組成與運(yùn)行原理
4.4.2 組合邏輯控制器的設(shè)計(jì)
4.4.3 組合邏輯控制器的時(shí)序系統(tǒng)
4.5 微程序控制器
4.5.1 微程序控制的基本原理
4.5.2 微指令的編碼方式
4.5.3 微地址的形成方式
4.5.4 微指令格式的設(shè)計(jì)
4.5.5 微程序設(shè)計(jì)
4.6 Intel CPU內(nèi)部組成的發(fā)展
4.6.1 Intel 8086的內(nèi)部組成
4.6.2 Intel 80286的內(nèi)部組成
4.6.3 Intel 80386的內(nèi)部組成
4.6.4 Intel 80486的內(nèi)部組成
4.6.5 Intel Pentium的內(nèi)部組成
4.6.6 Intel Pentium 4的內(nèi)部組成
4.7 本章小結(jié)
習(xí)題4

第5章 主存儲(chǔ)器
5.1 存儲(chǔ)器系統(tǒng)概述
5.1.1 存儲(chǔ)器的分類(lèi)
5.1.2 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)
5.1.3 存儲(chǔ)器的性能指標(biāo)
5.2 動(dòng)態(tài)存儲(chǔ)單元與存儲(chǔ)芯片
5.2.1 動(dòng)態(tài)MOS存儲(chǔ)單元
5.2.2 動(dòng)態(tài)存儲(chǔ)器的刷新
5.2.3 DRAM動(dòng)態(tài)存儲(chǔ)器芯片
5.3 半導(dǎo)體只讀存儲(chǔ)器與芯片
5.3.1 只讀存儲(chǔ)器的分類(lèi)
5.3.2 E2PROM只讀存儲(chǔ)器
5.3.3 Flash只讀存儲(chǔ)器
5.4 主存儲(chǔ)器的設(shè)計(jì)與應(yīng)用
5.4.1 主存儲(chǔ)器設(shè)計(jì)的基本原則
5.4.2 主存儲(chǔ)器的邏輯設(shè)計(jì)
5.4.3 主存儲(chǔ)器與CPU的連接
5.5 本章小結(jié)
習(xí)題5

第6章 存儲(chǔ)器的結(jié)構(gòu)
6.1 并行主存儲(chǔ)器系統(tǒng)
6.1.1 單體多字方式的并行主存系統(tǒng)
6.1.2 多體交叉存取方式的并行主存系統(tǒng)
6.2 高速緩沖存儲(chǔ)器（Cache）
6.2.1 Cache的工作原理
6.2.2 Cache與主存儲(chǔ)器的地址映像
6.2.3 Cache的替換策略
6.2.4 Cache的性能與結(jié)構(gòu)
6.3 虛擬存儲(chǔ)器
6.3.1 虛擬存儲(chǔ)器概述
6.3.2 頁(yè)式虛擬存儲(chǔ)器
6.3.3 段式虛擬存儲(chǔ)器
6.3.4 段頁(yè)式虛擬存儲(chǔ)器
6.3.5 虛擬存儲(chǔ)器的工作過(guò)程
6.4 輔助存儲(chǔ)器
6.4.1 磁盤(pán)存儲(chǔ)器分類(lèi)
6.4.2 磁盤(pán)的結(jié)構(gòu)與原理
6.4.3 磁盤(pán)性能指標(biāo)
6.4.4 光盤(pán)
6.4.5 U盤(pán)
6.5 本章小結(jié)
習(xí)題6

第7章 系統(tǒng)總線(xiàn)
7.1 總線(xiàn)概述
7.1.1 總線(xiàn)的功能
7.1.2 系統(tǒng)總線(xiàn)的分類(lèi)
7.1.3 總線(xiàn)的性能指標(biāo)
7.2 系統(tǒng)總線(xiàn)的設(shè)計(jì)
7.2.1 系統(tǒng)總線(xiàn)的帶寬
7.2.2 系統(tǒng)總線(xiàn)的結(jié)構(gòu)
7.2.3 系統(tǒng)總線(xiàn)的時(shí)序控制
7.2.4 總線(xiàn)的仲裁
7.3 微型計(jì)算機(jī)的系統(tǒng)總線(xiàn)
7.3.1 微型計(jì)算機(jī)的前端總線(xiàn)
7.3.2 微型計(jì)算機(jī)的PCI總線(xiàn)
7.4 本章小結(jié)
習(xí)題7

第8章 輸入/輸出子系統(tǒng)
8.1 I/O接口概述
8.1.1 I/O接口的基本功能
8.1.2 I/O接口的分類(lèi)
8.1.3 I/O接口技術(shù)的發(fā)展
8.2 I/O接口與中斷方式
8.2.1 中斷方式概述
8.2.2 中斷請(qǐng)求
8.2.3 中斷判優(yōu)邏輯的設(shè)計(jì)與實(shí)現(xiàn)
8.2.4 中斷響應(yīng)與中斷處理
8.2.5 中斷接口的組成
8.2.6 中斷控制器舉例Intel
8.2.7 中斷接口舉例Intel 8255和Intel
8.3 I/O接口與DMA方式
8.3.1 DMA方式的概念
8.3.2 DMA傳送方式與過(guò)程
8.3.3 DMA的硬件組織
8.3.4 DMA控制器的組成
8.3.5 DMA控制器舉例Intel
8.3.6 DMA接口在磁盤(pán)系統(tǒng)中的應(yīng)用
8.4 I/O接口與通道方式
8.4.1 通道的功能
8.4.2 通道的類(lèi)型
8.4.3 通道的工作過(guò)程
8.5 本章小結(jié)
習(xí)題8

第9章 流水線(xiàn)技術(shù)
9.1 流水線(xiàn)的工作原理
9.1.1 指令解釋的一次重疊方式
9.1.2 指令解釋的流水方式
9.1.3 流水線(xiàn)的分類(lèi)
9.1.4 流水線(xiàn)性能分析
9.2 流水線(xiàn)的相關(guān)性及其處理
9.2.1 流水線(xiàn)的相關(guān)性
9.2.2 流水線(xiàn)的相關(guān)性處理
9.2.3 非線(xiàn)性流水線(xiàn)的調(diào)度
9.3 向量流水處理機(jī)
9.3.1 向量流水處理機(jī)的結(jié)構(gòu)
9.3.2 向量處理機(jī)的性能指標(biāo)
9.4 超標(biāo)量與超流水線(xiàn)處理機(jī)
9.4.1 超標(biāo)量處理機(jī)
9.4.2 超流水線(xiàn)處理機(jī)
9.4.3 超標(biāo)量流水技術(shù)的實(shí)例Intel Pentium
9.5 本章小結(jié)
習(xí)題9

第10章 多處理機(jī)技術(shù)
10.1 陣列處理機(jī)
10.1.1 陣列處理機(jī)的結(jié)構(gòu)
10.1.2 陣列處理機(jī)的特點(diǎn)
10.1.3 互連網(wǎng)絡(luò)及其實(shí)現(xiàn)
10.2 多處理機(jī)系統(tǒng)
10.2.1 多處理機(jī)系統(tǒng)的特點(diǎn)
10.2.2 多處理機(jī)系統(tǒng)的分類(lèi)
10.2.3 多處理機(jī)的操作系統(tǒng)
10.3 本章小結(jié)
習(xí)題10
參考文獻(xiàn)