高速電路設(shè)計實(shí)踐

目 錄第1章 概述 11.1 低速設(shè)計和高速設(shè)計的例子 1【案例1-1】 簡化的存儲電路模塊 11.1.1 低速設(shè)計 11.1.2 高速設(shè)計 21.2 如何區(qū)分高速和低速 31.3 硬件設(shè)計流程 51.3.1 需求分析 61.3.2 概要設(shè)計 71.3.3 詳細(xì)設(shè)計 71.3.4 調(diào)試 91.3.5 測試 91.3.6 轉(zhuǎn)產(chǎn) 101.4 原理圖設(shè)計 11第2章 高速電路中的電阻、電容、電感和磁珠的選型及應(yīng)用 132.1 電阻的應(yīng)用 132.1.1 與電阻相關(guān)的經(jīng)典案例 13【案例2-1】 串聯(lián)電阻過大，導(dǎo)致板間告警失敗 13【案例2-2】 電阻額定功率不夠造成的單板潛在缺陷 14【案例2-3】 電阻在時序設(shè)計中的妙用 152.1.2 電阻應(yīng)用要點(diǎn) 162.2 電容的選型及應(yīng)用 172.2.1 與電容相關(guān)的經(jīng)典案例 17【案例2-4】 電容失效導(dǎo)致低溫下硬盤停止工作 17【案例2-5】 多次帶電插拔子板導(dǎo)致母板上鉭電容損壞 18【案例2-6】 高速電路中電容應(yīng)用問題導(dǎo)致CPU工作不穩(wěn)定 182.2.2 高速電路設(shè)計中電容的作用及分析 19【案例2-7】 交流耦合電容選擇不當(dāng)引起數(shù)據(jù)幀出錯 20【案例2-8】 利用0612封裝的電容增強(qiáng)濾波性能 21【案例2-9】 LDO電源應(yīng)用中的濾波電容ESR問題 22【案例2-10】 高頻電路中1?F +0.01?F是否能展寬低阻抗頻帶 242.2.3 高速電路設(shè)計常用電容及其應(yīng)用要點(diǎn) 26【案例2-11】 陶瓷電容選型錯誤導(dǎo)致單板丟數(shù)據(jù)包 27【案例2-12】 根據(jù)電路要求進(jìn)行鉭電容選型 292.2.4 去耦電容和旁路電容 312.3 電感的選型及應(yīng)用 322.3.1 與電感相關(guān)的經(jīng)典案例 32【案例2-13】 LC低通濾波導(dǎo)致輸出電源電壓紋波偏大 32【案例2-14】 大電流通路PI型濾波造成電壓衰減 332.3.2 高速電路設(shè)計中電感的作用 352.3.3 高速電路設(shè)計常用電感及其應(yīng)用要點(diǎn) 362.4 磁珠的選型及應(yīng)用 392.4.1 磁珠的濾波機(jī)理 392.4.2 高速電路設(shè)計中磁珠的選型及其應(yīng)用要點(diǎn) 40【案例2-15】 誤用磁珠造成過流保護(hù)電路失效 412.4.3 磁珠和電感的比較 42第3章 高速電路中的邏輯器件選型及高速邏輯電平應(yīng)用 443.1 與邏輯器件相關(guān)的經(jīng)典案例 44【案例3-1】 邏輯器件輸入端上拉太弱造成帶電插拔監(jiān)測功能失效 443.2 邏輯器件應(yīng)用要點(diǎn) 473.2.1 邏輯器件概要 47【案例3-2】 邏輯器件驅(qū)動能力過強(qiáng)造成信號振鈴 51【案例3-3】 同一型號邏輯器件的差異性造成PHY配置錯誤 513.2.2 邏輯器件參數(shù)介紹 523.2.3 邏輯器件功耗計算 603.2.4 邏輯器件熱插拔功能介紹 623.2.5 邏輯器件使用中注意事項(xiàng)的總結(jié) 683.3 高速邏輯電平應(yīng)用 683.3.1 高速邏輯電平概述 68【案例3-4】 差分對走線附近信號分布不均衡造成電磁輻射 703.3.2 LVDS邏輯電平介紹及其應(yīng)用要點(diǎn) 71【案例3-5】 空閑輸入引腳處理有誤導(dǎo)致FPGA檢測到錯誤輸入 733.3.3 LVPECL邏輯電平介紹及其應(yīng)用要點(diǎn) 753.3.4 CML邏輯電平介紹及其應(yīng)用要點(diǎn) 773.3.5 高速邏輯電平的比較 783.3.6 高速邏輯電平的互連及其應(yīng)用要點(diǎn) 78第4章 高速電路中的電源設(shè)計 874.1 與電源相關(guān)的經(jīng)典案例 87【案例4-1】 LDO輸出電源電平低于設(shè)置值 87【案例4-2】 電源芯片欠壓保護(hù)電路導(dǎo)致上電時序不滿足設(shè)計的要求 88【案例4-3】 多電源模塊并聯(lián)工作時的均壓措施 894.2 高速電路設(shè)計的電源架構(gòu) 904.2.1 集中式電源架構(gòu) 904.2.2 分布式電源架構(gòu) 904.3 高速電路電源分類及其應(yīng)用要點(diǎn) 914.3.1 LDO電源介紹及其應(yīng)用要點(diǎn) 92【案例4-4】 計算LDO工作時的結(jié)溫 95【案例4-5】 SENSE功能導(dǎo)致電源芯片輸出電壓不穩(wěn)定 974.3.2 DC/DC電源介紹及其應(yīng)用要點(diǎn) 100【案例4-6】 計算柵極電流 105【案例4-7】 MOSFET同時導(dǎo)通導(dǎo)致MOSFET損壞 108【案例4-8】 ?48V緩啟電路中MOSFET燒壞 111【案例4-9】 基于ADM1066對多路電源實(shí)現(xiàn)監(jiān)控 114【案例4-10】 基于LTC1422實(shí)現(xiàn)上電速度的控制 115【案例4-11】 基于電源芯片實(shí)現(xiàn)上電速度的控制 115【案例4-12】 基于RC阻容電路實(shí)現(xiàn)延時功能 116【案例4-13】 上電電流過大引起電感嘯叫 116【案例4-14】 輸入電源上電過緩造成輸出電源上電波形不單調(diào) 1174.3.3 電源管理 1244.3.4 保險管的選型及應(yīng)用 124【案例4-15】 熱插拔單板的保險管選型 126第5章 高速電路中的時序設(shè)計 1275.1 時序設(shè)計概述 1275.2 時序參數(shù)介紹 1275.3 源同步系統(tǒng)時序設(shè)計 1295.3.1 源同步系統(tǒng)時序設(shè)計原理 1295.3.2 源同步系統(tǒng)時序設(shè)計范例一 1315.3.3 源同步系統(tǒng)時序設(shè)計范例二 1345.4 共同時鐘系統(tǒng)時序設(shè)計 1365.5 源同步系統(tǒng)與共同時鐘系統(tǒng)的比較 137第6章 高速電路中的復(fù)位、時鐘設(shè)計 1396.1 復(fù)位電路設(shè)計 1396.1.1 與復(fù)位電路相關(guān)的經(jīng)典案例 139【案例6-1】 主控板無法通過PCI-X總線查詢到接口板 1396.1.2 復(fù)位設(shè)計介紹及其應(yīng)用要點(diǎn) 141【案例6-2】 存儲模塊讀取的錯誤 1416.1.3 專用復(fù)位芯片的使用 1426.2 時鐘電路設(shè)計 1456.2.1 與時鐘電路相關(guān)的經(jīng)典案例 145【案例6-3】 系統(tǒng)時鐘偏快的問題 145【案例6-4】 PHY寄存器無法讀取的問題 147【案例6-5】 高溫流量測試丟包問題 1486.2.2 晶體、晶振介紹及其應(yīng)用要點(diǎn) 150【案例6-6】 利用首個時鐘沿啟動組合邏輯導(dǎo)致CPU工作不穩(wěn)定 1536.2.3 鎖相環(huán)及其應(yīng)用 157【案例6-7】 兩級鎖相環(huán)的應(yīng)用導(dǎo)致MPC8280的PCI時鐘失鎖 1626.2.4 時鐘抖動與相位噪聲 164第7章 高速電路中的存儲器應(yīng)用與設(shè)計 1727.1 與存儲器相關(guān)的經(jīng)典案例 172【案例7-1】 時序裕量不足導(dǎo)致存儲器測試出錯 1727.2 常用存儲器介紹及其應(yīng)用要點(diǎn) 1747.2.1 存儲器概述 1747.2.2 SDRAM介紹及其應(yīng)用要點(diǎn) 1767.2.3 DDR SDRAM介紹及其應(yīng)用要點(diǎn) 188【案例7-2】 DLL缺陷造成DDR SDRAM時序出錯 192【案例7-3】 VREF不穩(wěn)定造成存儲器讀寫操作出錯 1987.2.4 DDR2 SDRAM介紹及其應(yīng)用要點(diǎn) 203【案例7-4】 CPU存儲系統(tǒng)不識別8位內(nèi)存條的問題 2117.2.5 SRAM介紹及其應(yīng)用要點(diǎn) 212【案例7-5】 片選處理不當(dāng)導(dǎo)致SRAM數(shù)據(jù)丟失 2147.2.6 FLASH與EEPROM介紹 227【案例7-6】 熱插拔導(dǎo)致單板FLASH損壞 227【案例7-7】 讀取百兆光模塊信息出錯 231第8章 高速電路中的PCB及其完整性設(shè)計 2328.1 與PCB及完整性設(shè)計相關(guān)的經(jīng)典案例 232【案例8-1】 回流路徑缺陷對高速信號質(zhì)量的影響 2328.2 PCB層疊結(jié)構(gòu)與阻抗計算 2348.2.1 Core和PP 2348.2.2 PCB的層疊結(jié)構(gòu)和阻抗設(shè)計 2348.3 高速電路PCB設(shè)計要點(diǎn) 2418.3.1 PCB設(shè)計與信號完整性 241【案例8-2】 傳輸線的判斷 241【案例8-3】 反射的計算 242【案例8-4】 DDR SDRAM設(shè)計時，終端電阻RTT布放位置的選擇 244【案例8-5】 大驅(qū)動電流信號對高速數(shù)據(jù)信號的串?dāng)_ 250【案例8-6】 高速接口器件批次更換造成輻射超標(biāo) 252【案例8-7】 TCK信號出現(xiàn)回溝導(dǎo)致無法通過JTAG接口對CPLD進(jìn)行加載 2568.3.2 PCB設(shè)計與電源完整性 2578.3.3 PCB設(shè)計中的EMC 260【案例8-8】 網(wǎng)口指示燈信號線引發(fā)的輻射問題 264【案例8-9】 接口芯片與時鐘驅(qū)動器共用電源，導(dǎo)致輻射超標(biāo) 2668.3.4 PCB設(shè)計中的ESD防護(hù) 267【案例8-10】 TVS管布放位置不合理導(dǎo)致靜電放電測試失敗 268【案例8-11】 GND和HV_GND混用導(dǎo)致電源控制電路失效 2708.3.5 PCB設(shè)計與結(jié)構(gòu)、易用性 272【案例8-12】 網(wǎng)口指示燈排列順序出錯 273【案例8-13】 網(wǎng)口連接器堆疊方式與易插拔特性 2738.3.6 PCB設(shè)計與散熱 2748.3.7 PCB設(shè)計與可測試性 275參考文獻(xiàn) 279