CMOS數(shù)字集成電路設(shè)計(jì)

目　　錄

出版者的話

譯者序

序

前言

第1章　基本邏輯門和電路原理1

　1.1　邏輯門和布爾代數(shù)1

　1.2　布爾和邏輯門化簡(jiǎn)3

　1.3　時(shí)序電路4

　1.4　電壓和電流定律6

　　1.4.1　端口電阻的觀察法分析6

　　1.4.2　基爾霍夫電壓定律與觀察法分析7

　　1.4.3　基爾霍夫電流定律與觀察法分析9

　　1.4.4　基于觀察法的分壓器和分流器混合分析10

　1.5　電阻的功率消耗11

　1.6　電容13

　　1.6.1　電容器能量與功率14

　　1.6.2　電容分壓器15

　1.7　電感16

　1.8　二極管非線性電路分析16

　1.9　關(guān)于功率19

　1.10　小結(jié)20

　習(xí)題20

第2章　半導(dǎo)體物理24

　2.1　材料基礎(chǔ)24

　　2.1.1　金屬、絕緣體和半導(dǎo)體24

　　2.1.2　半導(dǎo)體中的載流子：電子與空穴25

　　2.1.3　確定載流子濃度26

　2.2　本征半導(dǎo)體和非本征半導(dǎo)體27

　　2.2.1　n型半導(dǎo)體28

　　2.2.2　p型半導(dǎo)體29

　　2.2.3　n型與p型摻雜半導(dǎo)體中的載流子濃度30

　2.3　半導(dǎo)體中的載流子輸運(yùn)30

　　2.3.1　漂移電流31

　　2.3.2　擴(kuò)散電流32

　2.4　pn結(jié)34

　2.5　pn結(jié)的偏置35

　　2.5.1　pn結(jié)正偏壓36

　　2.5.2　pn結(jié)反偏壓36

　2.6　二極管結(jié)電容37

　2.7　小結(jié)38

　參考文獻(xiàn)38

　習(xí)題38

第3章　MOSFET40

　3.1　工作原理40

　　3.1.1　作為數(shù)字開(kāi)關(guān)的MOSFET40

　　3.1.2　MOSFET的物理結(jié)構(gòu)41

　　3.1.3　MOS晶體管工作原理：一種描述性方法42

　3.2　MOSFET輸入特性44

　3.3　nMOS晶體管的輸出特性與電路分析44

　3.4　pMOS晶體管的輸出特性與電路分析49

　3.5　含有源極和漏極電阻的MOSFET53

　3.6　MOS晶體管的閾值電壓54

　3.7　小結(jié)55

　參考文獻(xiàn)56

　習(xí)題56

第4章　金屬互連線性質(zhì)60

　4.1　金屬互連線電阻60

　　4.1.1　電阻和熱效應(yīng)62

　　4.1.2　薄膜電阻63

　　4.1.3　通孔電阻64

　4.2　電容67

　　4.2.1　平行板模型67

　　4.2.2　電容功率68

　4.3　電感69

　　4.3.1　電感電壓69

　　4.3.2　導(dǎo)線電感70

　　4.3.3　電感功率70

　4.4　互連線RC模型71

　　4.4.1　短線的電容模型71

　　4.4.2　長(zhǎng)線的電阻電容模型72

　4.5　小結(jié)74

　參考文獻(xiàn)74

　習(xí)題74

第5章　CMOS反相器77

　5.1　CMOS反相器概述77

　5.2　電壓轉(zhuǎn)移曲線78

　5.3　噪聲容限79

　5.4　對(duì)稱電壓轉(zhuǎn)移曲線81

　5.5　電流轉(zhuǎn)移曲線82

　5.6　VTC圖形分析83

　　5.6.1　靜態(tài)電壓轉(zhuǎn)移曲線83

　　5.6.2　動(dòng)態(tài)電壓轉(zhuǎn)移曲線85

　5.7　反相器翻轉(zhuǎn)速度模型86

　5.8　CMOS反相器功耗88

　　5.8.1　瞬態(tài)功耗88

　　5.8.2　短路功耗89

　　5.8.3　靜態(tài)泄漏功耗91

　5.9　功耗與電源電壓調(diào)整91

　5.10　調(diào)整反相器緩沖器尺寸以驅(qū)動(dòng)大負(fù)載92

　5.11　小結(jié)94

　參考文獻(xiàn)94

　習(xí)題94

第6章　CMOS“與非”門、“或非”門和傳輸門97

　6.1　“與非”門97

　　6.1.1　電路行為98

　　6.1.2　“與非”門的非控制邏輯狀態(tài)98

　6.2　“與非”門晶體管尺寸調(diào)整100

　6.3　“或非”門102

　　6.3.1　電路行為102

　　6.3.2　“或非”門的非控制邏輯狀態(tài)102

　6.4　“或非”門晶體管尺寸調(diào)整105

　6.5　通過(guò)門與CMOS傳輸門108

　　6.5.1　通過(guò)門108

　　6.5.2　CMOS傳輸門109

　　6.5.3　三態(tài)邏輯門110

　6.6　小結(jié)110

　習(xí)題111

第7章　CMOS電路設(shè)計(jì)風(fēng)格115

　7.1　布爾代數(shù)到晶體管電路圖的轉(zhuǎn)換115

　7.2　德摩根電路的綜合118

　7.3　動(dòng)態(tài)CMOS邏輯門120

　　7.3.1　動(dòng)態(tài)CMOS邏輯門的特性120

　　7.3.2　動(dòng)態(tài)電路中的電荷共享121

　7.4　多米諾CMOS邏輯門123

　7.5　NORA CMOS邏輯門125

　7.6　通過(guò)晶體管邏輯門125

　7.7　CMOS傳輸門邏輯設(shè)計(jì)127

　7.8　功耗及活躍系數(shù)128

　7.9　小結(jié)132

　參考文獻(xiàn)132

　習(xí)題132

第8章　時(shí)序邏輯門設(shè)計(jì)與時(shí)序137

　8.1　CMOS鎖存器138

　　8.1.1　時(shí)鐘控制的鎖存器138

　　8.1.2　門控鎖存器139

　8.2　邊沿觸發(fā)的存儲(chǔ)元件140

　　8.2.1　D觸發(fā)器140

　　8.2.2　時(shí)鐘的邏輯狀態(tài)141

　　8.2.3　一種三態(tài)D觸發(fā)器設(shè)計(jì)141

　8.3　邊沿觸發(fā)器的時(shí)序規(guī)則142

　　8.3.1　時(shí)序測(cè)量143

　　8.3.2　違反時(shí)序規(guī)則的影響144

　8.4　D觸發(fā)器在集成電路中的應(yīng)用145

　8.5　帶延時(shí)元件的tsu和thold145

　8.6　包含置位和復(fù)位的邊沿觸發(fā)器147

　8.7　時(shí)鐘生成電路148

　8.8　金屬互連線寄生效應(yīng)151

　8.9　時(shí)鐘漂移和抖動(dòng)151

　8.10　芯片設(shè)計(jì)中的整體系統(tǒng)時(shí)序152

　　8.10.1　時(shí)鐘周期約束152

　　8.10.2　時(shí)鐘周期約束與漂移153

　　8.10.3　保持時(shí)間約束153

　　8.10.4　考慮漂移和抖動(dòng)的時(shí)鐘周期約束154

　8.11　時(shí)序與環(huán)境噪聲156

　8.12　小結(jié)157

　參考文獻(xiàn)157

　習(xí)題158

第9章　IC存儲(chǔ)器電路163

　9.1　存儲(chǔ)器電路結(jié)構(gòu)164

　9.2　存儲(chǔ)器單元165

　9.3　存儲(chǔ)器譯碼器166

　　9.3.1　行譯碼器166

　　9.3.2　列譯碼器167

　9.4　讀操作168

　9.5　讀操作的晶體管寬長(zhǎng)比調(diào)整169

　9.6　存儲(chǔ)器寫(xiě)操作170

　　9.6.1　單元寫(xiě)操作170

　　9.6.2　鎖存器轉(zhuǎn)移曲線170

　9.7　寫(xiě)操作的晶體管寬長(zhǎng)比調(diào)整171

　9.8　列寫(xiě)電路173

　9.9　讀操作與靈敏放大器174

　9.10　動(dòng)態(tài)存儲(chǔ)器177

　　9.10.1　3晶體管DRAM單元177

　　9.10.2　1晶體管DRAM單元178

　9.11　小結(jié)179

　參考文獻(xiàn)179

　習(xí)題179

第10章　PLA、CPLD與FPGA181

　10.1　一種簡(jiǎn)單的可編程電路——PLA181

　　10.1.1　可編程邏輯門182

　　10.1.2　“與”/“或”門陣列183

　10.2　下一步：實(shí)現(xiàn)時(shí)序電路——CPLD184

　　10.2.1　引入時(shí)序模塊——CPLD184

　　10.2.2　更先進(jìn)的CPLD186

　10.3　先進(jìn)的可編程邏輯電路——FPGA190

　　10.3.1　Actel ACT FPGA191

　　10.3.2　Xilinx Spartan FPGA192

　　10.3.3　Altera Cyclone Ⅲ FPGA194

　　10.3.4　如今的FPGA196

　　10.3.5　利用FPGA工作——設(shè)計(jì)工具196

　10.4　理解編程寫(xiě)入技術(shù)196

　　10.4.1　反熔絲技術(shù)196

　　10.4.2　EEPROM技術(shù)198

　　10.4.3　靜態(tài)RAM開(kāi)關(guān)技術(shù)199

　參考文獻(xiàn)199

第11章　CMOS電路版圖200

　11.1　版圖和設(shè)計(jì)規(guī)則200

　11.2　版圖設(shè)計(jì)方法：布爾方程、晶體管原理圖和棒圖201

　11.3　利用PowerPoint進(jìn)行電路版圖布局202

　11.4　設(shè)計(jì)規(guī)則和最小間距203

　11.5　CMOS反相器的版圖布局204

　　11.5.1　pMOS晶體管的版圖204

　　11.5.2　重溫pMOS晶體管版圖的設(shè)計(jì)規(guī)則205

　　11.5.3　nMOS晶體管版圖205

　　11.5.4　將晶體管合并到共同的多晶硅柵下206

　11.6　根據(jù)設(shè)計(jì)規(guī)則最小間距繪制完整的CMOS反相器207

　11.7　多輸入邏輯門的版圖207

　11.8　合并邏輯門標(biāo)準(zhǔn)單元版圖209

　11.9　更多關(guān)于版圖的內(nèi)容210

　11.10　版圖CAD工具211

　11.11　小結(jié)211

第12章　芯片是如何制作的212

　12.1　集成電路制造概覽212

　12.2　硅晶圓片的制備213

　12.3　生產(chǎn)線的前端和后端213

　12.4　生產(chǎn)線前端工藝技術(shù)214

　　12.4.1　硅的氧化214

　　12.4.2　光刻214

　　12.4.3　蝕刻216

　　12.4.4　沉積和離子注入216

　12.5　清潔和安全性操作217

　12.6　晶體管的制造218

　12.7　生產(chǎn)線后端工藝技術(shù)218

　　12.7.1　濺射工藝219

　　12.7.2　雙金屬鑲嵌法（大馬士革工藝）219

　　12.7.3　層間電介質(zhì)及最終鈍化220

　12.8　CMOS反相器的制造220

　　12.8.1　前端工藝操作220

　　12.8.2　后端工藝操作221

　12.9　芯片封裝221

　12.10　集成電路測(cè)試222

　12.11　小結(jié)222

　參考文獻(xiàn)222

章末偶數(shù)編號(hào)習(xí)題參考答案223

索引228