EDA技術(shù)及應(yīng)用：Verilog HDL版（第4版）

定　價(jià)：￥42.00

作　者：	譚會(huì)生，張昌凡
出版社：	西安電子科技大學(xué)出版社
叢編項(xiàng)：	高等學(xué)校信息工程類專業(yè)規(guī)劃教材
標(biāo)　簽：	暫缺

購買這本書可以去

京東 (￥36.30)

ISBN：	9787560642574	出版時(shí)間：	2016-08-01	包裝：
開本：	16開	頁數(shù)：	383	字?jǐn)?shù)：

內(nèi)容簡介

　　《EDA技術(shù)及應(yīng)用：Verilog HDL版（第4版）/高等學(xué)校信息工程類專業(yè)規(guī)劃教材》內(nèi)容分為三大部分，共七章。第一部分概括地闡述了EDA技術(shù)及應(yīng)用的有關(guān)問題（第1章）；第二部分比較全面地介紹了EDA技術(shù)的主要內(nèi)容，包括EDA的物質(zhì)基礎(chǔ)-Lattice、Altera和Xilinx公司典型FPGNCPLD的性能參數(shù)、組成結(jié)構(gòu)以及FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)（第2章），EDA的主流表達(dá) 方式-VHDL的編程基礎(chǔ)（第3章），EDA的設(shè)計(jì)開發(fā)軟件-ouartus n、ISE Suite、Synplify Pro、 ModeISim SE等常用EDA工具軟件的安裝與使用（第4章），EDA的實(shí)驗(yàn)開發(fā)系統(tǒng)——通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成、工作原理、性能指標(biāo)及GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的結(jié)構(gòu)和使用方法（第5章）；第三部分提供了12個(gè)綜合性的EDA設(shè)計(jì)應(yīng)用實(shí)例（第6章）和8個(gè)綜合性、設(shè)計(jì)性的EDA技術(shù)實(shí)驗(yàn)（第7章），其中綜合性的EDA設(shè)計(jì)應(yīng)用實(shí)例，包括數(shù)字信號(hào)處理、智能控制、神經(jīng)網(wǎng)絡(luò)中經(jīng)常用到的高速PID控制器、FIR濾波器、CORDIC算法的應(yīng)用等實(shí)例?！禘DA技術(shù)及應(yīng)用：Verilog HDL版（第4版）/高等學(xué)校信息工程類專業(yè)規(guī)劃教材》可供高等院校電子工程、通信工程、自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等信息工程類及相近專業(yè)的本科生或研究生使用，也可作為相關(guān)人員的自學(xué)參考書。

作者簡介

暫缺《EDA技術(shù)及應(yīng)用：Verilog HDL版（第4版）》作者簡介

圖書目錄

第1章緒論
1．1 EDA技術(shù)的涵義
1．2 EDA技術(shù)的發(fā)展歷程
1．3 EDA技術(shù)的主要內(nèi)容
1．3．1 大規(guī)?？删幊踢壿嬈骷?br />1．3．2 硬件描述語言（HDL）
1．3．3 EDA軟件開發(fā)工具
1．3．4 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)
1．4 EDA工具的發(fā)展趨勢(shì)
1．5 EDA的工程設(shè)計(jì)流程
1．5．1 FPGA/CPLD工程設(shè)計(jì)流程
1．5．2 ASIC工程設(shè)計(jì)流程
1．6 數(shù)字系統(tǒng)的設(shè)計(jì)
1．6．1 數(shù)字系統(tǒng)的設(shè)計(jì)模型
1．6．2 數(shù)字系統(tǒng)的設(shè)計(jì)方法
1．6．3 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則
1．6．4 數(shù)字系統(tǒng)的設(shè)計(jì)步驟
1．7 EDA技術(shù)的應(yīng)用展望
1．8 EDA技術(shù)研究性教學(xué)探討
1．8．1 開展EDA技術(shù)研究性教學(xué)的意義
1．8．2 開展EDA技術(shù)研究性教學(xué)的方法
1．8．3 開展EDA技術(shù)研究性教學(xué)的成效
習(xí)題
第2章大規(guī)模可編程邏輯器件
2．1 可編程邏輯器件概述
2．1．1 PLD的發(fā)展進(jìn)程
2．1．2 PLD的分類方法
2．1．3 常用CPLD 和FPGA標(biāo)識(shí)的含義
2．2 FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)
2．2．1 FPGA主流設(shè)計(jì)技術(shù)
2．2．2 FPGA前沿設(shè)計(jì)技術(shù)與未來發(fā)展趨勢(shì)
2．3 Lattice公司的CPLD和FPGA器件
2．3．1 Lattice公司的CPLD和FPGA概述
2．3．2 ispMACH系列CPLD結(jié)構(gòu)
2．3．3 EC/ECP系列FPGA結(jié)構(gòu)
2．4 Altera公司的CPLD和FPGA器件
2．4．1 Altera公司的CPLD和FPGA概述
2．4．2 MAX系列CPLD結(jié)構(gòu)
2．4．3 Cyclone Ⅲ 系列FPGA結(jié)構(gòu)
2．4．4 Stratix Ⅱ 系列FPGA結(jié)構(gòu)
2．5 Xilinx公司的CPLD和FPGA器件
2．5．1 Xilinx公司的CPLD和FPGA概述
2．5．2 XC9500系列CPLD結(jié)構(gòu)
2．5．3 Spartan-3系列FPGA結(jié)構(gòu)
2．5．4 VirtexⅡPro系列FPGA結(jié)構(gòu)
2．6 CPLD和FPGA的編程與配置
2．6．1 CPLD和FPGA的編程配置
2．6．2 CPLD和FPGA 的下載接口
2．6．3 CPLD器件的編程電路
2．6．4 FPGA器件的配置電路
2．7 FPGA和CPLD的開發(fā)應(yīng)用選擇
習(xí)題
第3章 Verilog HDL編程基礎(chǔ)
3．1 Verilog HDL簡介
3．1．1 常用硬件描述語言簡介
3．1．2 Verilog HDL的優(yōu)點(diǎn)
3．1．3 Verilog HDL程序設(shè)計(jì)約定
3．2 Verilog HDL程序概述
3．2．1 Verilog HDL程序設(shè)計(jì)舉例
3．2．2 Verilog HDL程序的基本結(jié)構(gòu)
3．2．3 Verilog HDL程序的基本特性
3．2．4 Verilog HDL程序的描述風(fēng)格
3．3 Verilog HDL語言要素
3．3．1 Verilog HDL文字規(guī)則
3．3．2 Verilog HDL數(shù)據(jù)類型
3．3．3 Verilog HDL操作符
3．3．4 編譯器偽指令
3．4 結(jié)構(gòu)描述語句
3．4．1 元件實(shí)例化語句
3．4．2 門級(jí)結(jié)構(gòu)描述
3．5 數(shù)據(jù)流描述語句
3．5．1 隱式連續(xù)賦值語句
3．5．2 顯式連續(xù)賦值語句
3．5．3 連續(xù)賦值的表達(dá)式
3．5．4 連續(xù)賦值的應(yīng)用實(shí)例
3．6 行為描述語句
3．6．1 過程性結(jié)構(gòu)
3．6．2 過程賦值語句
3．6．3 塊語句
3．6．4 條件語句
3．6．5 選擇語句
3．6．6 循環(huán)語句
3．6．7 wait語句
3．7 函數(shù)與任務(wù)
3．7．1 函數(shù)
3．7．2 任務(wù)
3．7．3 函數(shù)調(diào)用函數(shù)
3．7．4 任務(wù)調(diào)用函數(shù)及任務(wù)
3．7．5 系統(tǒng)函數(shù)與任務(wù)
3．8 基本邏輯電路設(shè)計(jì)
3．8．1 組合邏輯電路設(shè)計(jì)
3．8．2 時(shí)序邏輯電路設(shè)計(jì)
3．8．3 存儲(chǔ)器電路設(shè)計(jì)
3．9 狀態(tài)機(jī)的Verilog HDL設(shè)計(jì)
3．9．1 狀態(tài)機(jī)的基本結(jié)構(gòu)和編碼方案
3．9．2 一般狀態(tài)機(jī)的Verilog HDL設(shè)計(jì)
3．9．3 摩爾狀態(tài)機(jī)的Verilog HDL設(shè)計(jì)
3．9．4 米立狀態(tài)機(jī)的Verilog HDL設(shè)計(jì)
習(xí)題
第4章常用EDA工具軟件操作指南
4．1 常用EDA工具軟件安裝指南
4．2 常用EDA工具軟件操作用例
4．2．1 四位十進(jìn)制計(jì)數(shù)器電路
4．2．2 計(jì)數(shù)動(dòng)態(tài)掃描顯示電路
4．2．3 EDA仿真測(cè)試模型及程序
4．3 Altera QuartusⅡ操作指南
4．3．1 Quartus Ⅱ的初步認(rèn)識(shí)
4．3．2 Quartus Ⅱ的基本操作
4．3．3 Quartus Ⅱ的綜合操作
4．3．4 Quartus Ⅱ的SOPC開發(fā)
4．3．5 高版本Quartus Ⅱ的仿真
4．4 Xilinx ISE Design Suite操作指南
4．4．1 Xilinx ISE的初步認(rèn)識(shí)
4．4．2 ISE Suite的基本操作
4．4．3 ISE Suite的綜合操作
4．5 Synplicity Synplify Pro操作指南
4．5．1 Synplify Pro的使用步驟
4．5．2 Synplify Pro的使用實(shí)例
4．6 Mentor Graphics ModelSim操作指南267
4．6．1 ModelSim的使用步驟
4．6．2 ModelSim的使用實(shí)例
習(xí)題
第5章 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)
5．1 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)概述
5．1．1 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成
5．1．2 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的性能指標(biāo)
5．1．3 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的工作原理
5．1．4 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法
5．2 GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用
5．2．1 GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)介紹
5．2．2 GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖
5．2．3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
5．2．4 GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用
實(shí)例
習(xí)題
第6章 Ver5cog HDL設(shè)計(jì)應(yīng)用實(shí)例。
6．1 8位加法器的設(shè)計(jì)
6．2 8位乘法器的設(shè)計(jì)
6．3 8位除法器的設(shè)計(jì)
6．4 可調(diào)信號(hào)發(fā)生器的設(shè)計(jì)
6．5 PWM信號(hào)發(fā)生器的設(shè)計(jì)
6．6 數(shù)字頻率計(jì)的設(shè)計(jì)
6．7 數(shù)字秒表的設(shè)計(jì)
6．8 交通燈信號(hào)控制器的設(shè)計(jì)
6．9 高速PID控制器的設(shè)計(jì)
6．10 FIR濾波器的設(shè)計(jì)
6．11 CORDIC算法的應(yīng)用設(shè)計(jì)
6．12 鬧鐘系統(tǒng)的設(shè)計(jì)
6．12．1 系統(tǒng)設(shè)計(jì)思路
6．12．2 Verilog HDI。源程序
6．12．3 仿真結(jié)果驗(yàn)證
6．12．4 邏輯綜合分析
6．12．5 硬件邏輯驗(yàn)證
習(xí)題
第7章 EDA技術(shù)實(shí)驗(yàn)
7．1 實(shí)驗(yàn)一：計(jì)數(shù)器電路的設(shè)計(jì)
7．2 實(shí)驗(yàn)二：算術(shù)運(yùn)算電路的設(shè)計(jì)
7．3 實(shí)驗(yàn)三：可調(diào)信號(hào)發(fā)生器的設(shè)計(jì)
7．4 實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)
7．5 實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)
7．6 實(shí)驗(yàn)六：交通燈信號(hào)控制器的設(shè)計(jì)
7．7 實(shí)驗(yàn)七：FIR濾波器的設(shè)計(jì)
7．8 實(shí)驗(yàn)八：CORDIC算法的應(yīng)用設(shè)計(jì)
7．9 實(shí)驗(yàn)報(bào)告范例
附錄利用WWW進(jìn)行EDA資源的
檢索
主要參考文獻(xiàn)