片上網(wǎng)絡原理與設計

前言
第一部分　序言
第1章　緒論2
1.1　眾核處理器時代2
1.2　以通信為核心的跨層次優(yōu)化3
1.3　片上網(wǎng)絡簡介5
1.3.1拓撲結構6
1.3.2　路由算法7
1.3.3　流控機制8
1.3.4　路由器微結構10
1.3.5　性能評價指標13
1.4　片上網(wǎng)絡研究現(xiàn)狀14
1.4.1　拓撲結構的研究14
1.4.2　單播通信路由的研究15
1.4.3　聚合通信路由的研究16
1.4.4　流控機制的研究17
1.4.5　路由器微結構的研究18
1.5　真實處理器的片上網(wǎng)絡19
1.5.1　MIT RAW處理器19
1.5.2　Tilera TILE64處理器21
1.5.3　Sony/Toshiba/IBM Cell處理器23
1.5.4　U. T. Austion TRIPS處理器24
1.5.5　Intel Teraflops處理器26
1.5.6　Intel SCC處理器27
1.5.7　Intel Larrabee處理器29
1.5.8　Intel Knights Corner處理器30
1.5.9　真實處理器片上網(wǎng)絡特性總結32
1.6　全書內容概述34
1.7　參考文獻36
第二部分　邏輯層實現(xiàn)
第2章　單周期翼通道路由器結構48
2.1　引言48
2.2　翼通道路由器體系結構50
2.2.1　翼通道單周期路由器總體結構50
2.2.2　翼通道工作原理55
2.3　路由器微體系結構設計58
2.3.1　通道分配部件58
2.3.2　快速仲裁部件60
2.3.3　SIG管理單元和SIG控制單元61
2.4　實驗評估62
2.4.1　模擬環(huán)境62
2.4.2　流水線延遲分析63
2.4.3　延遲與吞吐率64
2.4.4　面積與功耗67
2.5　本章小結68
2.6　參考文獻69
第3章　動態(tài)虛通道路由器71
3.1　引言71
3.2　擁塞感知的動態(tài)虛通道結構72
3.2.1　動態(tài)虛通道72
3.2.2　擁塞緩解策略74
3.3　擁塞感知的多端口共享緩沖結構75
3.3.1　多端口共享緩沖的動態(tài)虛通道75
3.3.2　擁塞緩解策略78
3.4　DVC路由器微結構78
3.4.1　虛通道控制部件79
3.4.2　擁塞緩解電路81
3.4.3　虛通道仲裁部件與開關仲裁部件82
3.5　HiBB路由器微結構84
3.5.1　虛通道控制部件85
3.5.2　虛通道仲裁部件與輸出端口仲裁部件86
3.5.3　虛通道調整結構88
3.6　實驗評估89
3.6.1　DVC路由器評估89
3.6.2　HiBB路由器評估92
3.7　本章小結95
3.8　參考文獻96
第4章　虛擬總線拓撲結構98
4.1　引言98
4.2　相關研究99
4.3　研究動機100
4.3.1　基本片上通信網(wǎng)絡100
4.3.2　片上網(wǎng)絡問題分析101
4.3.3　基于事務的總線通信優(yōu)勢103
4.4　虛擬總線片上網(wǎng)絡103
4.4.1　拓撲結構103
4.4.2　虛擬總線機制105
4.4.3　餓死與死鎖避免111
4.4.4　VBON路由器結構111
4.5　實驗評估112
4.5.1　模擬框架113
4.5.2　合成流量評估115
4.5.3　真實應用評估118
4.5.4　功耗分析119
4.5.5　開銷分析119
4.6　本章小結120
4.7　參考文獻120
第三部分　網(wǎng)絡層路由和流控設計
第5章　區(qū)域隔離路由算法124
5.1　引言124
5.2　相關研究126
5.3　研究動機127
5.3.1　局部自適應算法的局限性128
5.3.2　應用程序內部的干擾129
5.3.3　應用程序之間的干擾130
5.4　區(qū)域隔離路由算法131
5.4.1　擁塞信息傳播網(wǎng)絡132
5.4.2　DBAR路由器微結構134
5.4.3　路由函數(shù)設計136
5.5　實驗評估139
5.5.1　路由函數(shù)評估140
5.5.2　單區(qū)域性能142
5.5.3　多區(qū)域性能145
5.5.4　集中型網(wǎng)格網(wǎng)絡性能148
5.6　硬件開銷討論151
5.6.1　連線資源151
5.6.2　路由器開銷151
5.6.3　功耗和能量延遲積151
5.7　進一步討論152
5.7.1　擁塞信息傳播網(wǎng)絡帶寬152
5.7.2　DBAR的可擴展性153
5.7.3　擁塞信息傳播延遲153
5.8　本章小結153
5.9　參考文獻153
第6章　完全自適應路由算法的流控機制158
6.1　引言158
6.2　相關研究161
6.2.1　死鎖避免理論161
6.2.2　完全自適應路由算法設計162
6.3　研究動機162
6.3.1　虛通道分配策略162
6.3.2　路由靈活性163
6.4　流控和路由設計165
6.4.1　全報文發(fā)送165
6.4.2　逃逸虛通道的積極分配策略168
6.4.3　完全自適應路由算法171
6.4.4　路由器微結構171
6.5　合成流量模式評測173
6.5.1　合成流量模式結果174
6.5.2　路由算法的緩存利用率176
6.5.3　敏感性分析178
6.6　真實應用程序評測181
6.6.1　實驗方法和實驗配置182
6.6.2　PARSEC測試集結果182
6.7　流控機制的詳細分析183
6.7.1　緩存利用率的詳細分析183
6.7.2　流控機制的公平性分析187
6.8　進一步討論189
6.8.1　報文長度和虛通道深度189
6.8.2　DAMQ和混合流控機制190
6.9　本章小結190
6.10　參考文獻190
第7章　切片氣泡流控機制195
7.1引言195
7.2傳統(tǒng)設計的局限197
7.2.1dateline197
7.2.2本地氣泡策略198
7.2.3關鍵氣泡策略198
7.2.4處理變長報文的低效性199
7.3切片氣泡流控機制及策略200
7.3.1理論描述200
7.3.2本地切片氣泡策略202
7.3.3關鍵切片氣泡策略202
7.3.4餓死現(xiàn)象203
7.4路由器流水線和微結構205
7.4.1FBFC路由器205
7.4.2VCT路由器206
7.5實驗方法207
7.6一維Torus網(wǎng)絡性能評測208
7.6.1性能208
7.6.2緩存利用率210
7.6.3短報文和長報文的傳輸延遲211
7.7二維Torus網(wǎng)絡性能評測212
7.7.14×4 Torus網(wǎng)絡性能212
7.7.2單切片報文比例敏感性分析214
7.7.3緩存數(shù)