納米集成電路制造工藝（第2版）

第1章半導(dǎo)體器件 1．1N型半導(dǎo)體和P型半導(dǎo)體 1．2PN結(jié)二極管 1．2．1PN結(jié)自建電壓 1．2．2理想PN結(jié)二極管方程 1．3雙極型晶體管 1．4金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管 1．4．1線性模型 1．4．2非線性模型 1．4．3閾值電壓 1．4．4襯底偏置效應(yīng) 1．4．5亞閾值電流 1．4．6亞閾值理想因子的推導(dǎo) 1．5CMOS器件面臨的挑戰(zhàn) 1．6結(jié)型場(chǎng)效應(yīng)晶體管 1．7肖特基勢(shì)壘柵場(chǎng)效應(yīng)晶體管 1．8高電子遷移率晶體管 1．9無結(jié)場(chǎng)效應(yīng)晶體管 1．9．1圓柱體全包圍柵無結(jié)場(chǎng)效應(yīng)晶體管突變耗盡層近似器件模型 1．9．2圓柱體全包圍柵無結(jié)場(chǎng)效應(yīng)晶體管完整器件模型 1．9．3無結(jié)場(chǎng)效應(yīng)晶體管器件制作 1．10量子阱場(chǎng)效應(yīng)晶體管 1．11小結(jié) 參考文獻(xiàn) 第2章集成電路制造工藝發(fā)展趨勢(shì) 2.1引言 2.2橫向微縮所推動(dòng)的工藝發(fā)展趨勢(shì) 2.2.1光刻技術(shù) 2.2.2溝槽填充技術(shù) 2.2.3互連層RC延遲的降低 2.3縱向微縮所推動(dòng)的工藝發(fā)展趨勢(shì) 2.3.1等效柵氧厚度的微縮 2.3.2源漏工程 2.3.3自對(duì)準(zhǔn)硅化物工藝 2.4彌補(bǔ)幾何微縮的等效擴(kuò)充 2.4.1高k金屬柵 2.4.2載流子遷移率提高技術(shù) 2.5展望 參考文獻(xiàn) 第3章CMOS邏輯電路及存儲(chǔ)器制造流程 3.1邏輯技術(shù)及工藝流程 3.1.1引言 3.1.2CMOS工藝流程 3．1．3適用于高k柵介質(zhì)和金屬柵的柵最后形成或置換金屬柵 CMOS工藝流程 3．1．4CMOS與鰭式MOSFET(FinFET) 3.2存儲(chǔ)器技術(shù)和制造工藝 3.2.1概述 3.2.2DRAM和eDRAM 3.2.3閃存 3.2.4FeRAM 3.2.5PCRAM 3.2.6RRAM 3.2.7MRAM 3.2.83D NAND 3．2．9CMOS圖像傳感器 3．3無結(jié)場(chǎng)效應(yīng)晶體管器件結(jié)構(gòu)與工藝 參考文獻(xiàn) 第4章電介質(zhì)薄膜沉積工藝 4.1前言 4.2氧化膜/氮化膜工藝 4.3柵極電介質(zhì)薄膜 4.3.1柵極氧化介電層氮氧化硅(SiOxNy) 4.3.2高k柵極介質(zhì) 4.4半導(dǎo)體絕緣介質(zhì)的填充 4.4.1高密度等離子體化學(xué)氣相沉積工藝 4.4.2O3TEOS的亞常壓化學(xué)氣相沉積工藝 4.5超低介電常數(shù)薄膜 4.5.1前言 4.5.2RC delay對(duì)器件運(yùn)算速度的影響 4.5.3k為2.7~3.0的低介電常數(shù)材料 4.5.4k為2.5的超低介電常數(shù)材料 4.5.5刻蝕停止層與銅阻擋層介電常數(shù)材料 參考文獻(xiàn) 第5章應(yīng)力工程 5.1簡(jiǎn)介 5.2源漏區(qū)嵌入技術(shù) 5.2.1嵌入式鍺硅工藝 5.2.2嵌入式碳硅工藝 5.3應(yīng)力記憶技術(shù) 5.3.1SMT技術(shù)的分類 5.3.2SMT的工藝流程 5.3.3SMT氮化硅工藝介紹及其發(fā)展 5.4雙極應(yīng)力刻蝕阻擋層 5.5應(yīng)力效應(yīng)提升技術(shù) 參考文獻(xiàn) 第6章金屬薄膜沉積工藝及金屬化 6.1金屬柵 6.1.1金屬柵極的使用 6.1.2金屬柵材料性能的要求 6.2自對(duì)準(zhǔn)硅化物 6.2.1預(yù)清潔處理 6.2.2鎳鉑合金沉積 6.2.3蓋帽層TiN沉積 6.3接觸窗薄膜工藝 6.3.1前言 6.3.2主要的問題 6.3.3前處理工藝 6.3.4PVD Ti 6.3.5TiN制程 6.3.6W plug制程 6.4金屬互連 6.4.1前言 6.4.2預(yù)清潔工藝 6.4.3阻擋層 6.4.4種子層 6.4.5銅化學(xué)電鍍 6.4.6洗邊和退火 6.5小結(jié) 參考文獻(xiàn) 第7章光刻技術(shù) 7.1光刻技術(shù)簡(jiǎn)介 7.1.1光刻技術(shù)發(fā)展歷史 7.1.2光刻的基本方法 7.1.3其他圖像傳遞方法 7.2光刻的系統(tǒng)參數(shù) 7.2.1波長(zhǎng)、數(shù)值孔徑、像空間介質(zhì)折射率 7.2.2光刻分辨率的表示 7.3光刻工藝流程 7.4光刻工藝窗口以及圖形完整性評(píng)價(jià)方法 7.4.1曝光能量寬裕度, 歸一化圖像對(duì)數(shù)斜率(NILS) 7.4.2對(duì)焦深度(找平方法) 7.4.3掩膜版誤差因子 7.4.4線寬均勻性 7.4.5光刻膠形貌 7.4.6對(duì)準(zhǔn)、套刻精度 7.4.7缺陷的檢測(cè)、分類、原理以及排除方法 7.5相干和部分相干成像 7.5.1光刻成像模型，調(diào)制傳遞函數(shù) 7.5.2點(diǎn)擴(kuò)散函數(shù) 7.5.3偏振效應(yīng) 7.5.4掩膜版三維尺寸效應(yīng) 7.6光刻設(shè)備和材料 7.6.1光刻機(jī)原理介紹 7.6.2光學(xué)像差及其對(duì)光刻工藝窗口的影響 7.6.3光刻膠配制原理 7.6.4掩膜版制作介紹 7.7與分辨率相關(guān)工藝窗口增強(qiáng)方法 7.7.1離軸照明 7.7.2相移掩膜版 7.7.3亞衍射散射條 7.7.4光學(xué)鄰近效應(yīng)修正 7.7.5二重圖形技術(shù) 7.7.6浸沒式光刻 7.7.7極紫外光刻 參考文獻(xiàn) 第8章干法刻蝕 8.1引言 8.1.1等離子刻蝕 8.1.2干法刻蝕機(jī)的發(fā)展 8.1.3干法刻蝕的度量 8.2干法刻蝕建模 8.2.1基本原理模擬 8.2.2經(jīng)驗(yàn)?zāi)Ｐ?8.3先進(jìn)的干法刻蝕反應(yīng)器 8.3.1泛林半導(dǎo)體 8.3.2東京電子 8.3.3應(yīng)用材料 8.4干法刻蝕應(yīng)用 8.4.1淺槽隔離(STI)刻蝕 8.4.2多晶硅柵刻蝕 8.4.3柵側(cè)墻刻蝕 8.4.4鎢接觸孔刻蝕 8.4.5銅通孔刻蝕 8.4.6電介質(zhì)溝槽刻蝕 8.4.7鋁墊刻蝕 8.4.8灰化 8.4.9新近出現(xiàn)的刻蝕 8.5先進(jìn)的刻蝕工藝控制 參考文獻(xiàn) 第9章集成電路制造中的污染和清洗技術(shù) 9.1IC 制造過程中的污染源 9.2IC污染對(duì)器件的影響 9.3晶片的濕法處理概述 9.3.1晶片濕法處理的要求 9.3.2晶片濕法處理的機(jī)理 9.3.3晶片濕法處理的范圍 9.4晶片表面顆粒去除方法 9.4.1顆?；瘜W(xué)去除 9.4.2顆粒物理去除 9.5制程沉積膜前/后清洗 9.6制程光阻清洗 9.7晶片濕法刻蝕技術(shù) 9.7.1晶片濕法刻蝕過程原理 9.7.2硅濕法刻蝕 9.7.3氧化硅濕法刻蝕 9.7.4氮化硅濕法刻蝕 9.7.5金屬濕法刻蝕 9.8晶背/邊緣清洗和膜層去除 9.965nm和45nm以下濕法處理難點(diǎn)以及HKMG濕法應(yīng)用 9.9.1柵極表面預(yù)處理 9.9.2疊層?xùn)艠O: 選擇性刻蝕和清洗 9.9.3臨時(shí)polySi 去除 9.10濕法清洗機(jī)臺(tái)及其沖洗和干燥技術(shù) 9.10.1單片旋轉(zhuǎn)噴淋清洗機(jī) 9.10.2批旋轉(zhuǎn)噴淋清洗機(jī) 9.10.3批浸泡式清洗機(jī) 9.11污染清洗中的測(cè)量與表征 9.11.1顆粒量測(cè) 9.11.2金屬離子檢測(cè) 9.11.3四探針厚度測(cè)量 9.11.4橢圓偏光厚度測(cè)量 9.11.5其他度量 參考文獻(xiàn) 第10章超淺結(jié)技術(shù) 10.1簡(jiǎn)介 10.2離子注入 10.3快速熱處理工藝 參考文獻(xiàn) 第11章化學(xué)機(jī)械平坦化 11.1引言 11.2淺槽隔離拋光 11.2.1STI CMP的要求和演化 11.2.2氧化鈰研磨液的特點(diǎn) 11.2.3固定研磨粒拋光工藝 11.3銅拋光 11.3.1Cu CMP的過程和機(jī)理 11.3.2先進(jìn)工藝對(duì)Cu CMP的挑戰(zhàn) 11.3.3Cu CMP產(chǎn)生的缺陷 11.4高k金屬柵拋光的挑戰(zhàn) 11.4.1CMP在高k金屬柵形成中的應(yīng)用 11.4.2ILD0 CMP的方法及使用的研磨液 11.4.3Al CMP的方法及使用的研磨液 11.5GST拋光(GST CMP) 11.5.1GST CMP的應(yīng)用 11.5.2GST CMP的挑戰(zhàn) 11.6小結(jié) 參考文獻(xiàn) 第12章器件參數(shù)和工藝相關(guān)性 12.1MOS電性參數(shù) 12.2柵極氧化層制程對(duì)MOS電性參數(shù)的影響 12.3柵極制程對(duì)MOS電性參數(shù)的影響 12.4超淺結(jié)對(duì)MOS電性參數(shù)的影響 12.5金屬硅化物對(duì)MOS電性參數(shù)的影響 12.6多重連導(dǎo)線 第13章可制造性設(shè)計(jì) 13.1介紹 13.2DFM技術(shù)和工作流程 13.2.1光刻 DFM 13.2.2Metal1圖形的例子 13.3CMP DFM 13.4DFM展望 參考文獻(xiàn) 第14章半導(dǎo)體器件失效分析 14.1失效分析概論 14.1.1失效分析基本原則 14.1.2失效分析流程 14.2失效分析技術(shù) 14.2.1封裝器件的分析技術(shù) 14.2.2開封技術(shù) 14.2.3失效定位技術(shù) 14.2.4樣品制備技術(shù) 14.2.5微分析技術(shù) 14.2.6表面分析技術(shù) 14.3案例分析 參考文獻(xiàn) 第15章集成電路可靠性介紹 15.1熱載流子效應(yīng) (HCI) 15.1.1HCI的機(jī)理 15.1.2HCI 壽命模型 15.2負(fù)偏壓溫度不穩(wěn)定性(NBTI) 15.2.1NBTI機(jī)理 15.2.2NBTI模型 15.3經(jīng)時(shí)介電層擊穿(TDDB) 15.4電壓斜坡(Vramp)和電流斜坡(Jramp)測(cè)量技術(shù) 15.5氧化層擊穿壽命預(yù)測(cè) 15.6電遷移 15.7應(yīng)力遷移 15.8集成電路可靠性面臨的挑戰(zhàn) 15.9結(jié)論 第16章集成電路測(cè)量 16.1測(cè)量系統(tǒng)分析 16.1.1準(zhǔn)確性和精確性 16.1.2測(cè)量系統(tǒng)的分辨力 16.1.3穩(wěn)定分析 16.1.4位置分析 16.1.5變異分析 16.1.6量值的溯源、校準(zhǔn)和檢定 16.2原子力顯微鏡 16.2.1儀器結(jié)構(gòu) 16.2.2工作模式 16.3掃描電子顯微鏡 16.4橢圓偏振光譜儀 16.5統(tǒng)計(jì)過程控制 16.5.1統(tǒng)計(jì)控制圖 16.5.2過程能力指數(shù) 16.5.3統(tǒng)計(jì)過程控制在集成電路生產(chǎn)中的應(yīng)用 參考文獻(xiàn) 第17章良率改善 17.1良率改善介紹 17.1.1關(guān)于良率的基礎(chǔ)知識(shí) 17.1.2失效機(jī)制 17.1.3良率學(xué)習(xí)體系 17.2用于良率提高的分析方法 17.2.1基本圖表在良率分析中的應(yīng)用 17.2.2常用的分析方法 17.2.3系統(tǒng)化的良率分析方法 第18章測(cè)試工程 18.1測(cè)試硬件和程序 18.1.1測(cè)試硬件 18.1.2測(cè)試程序 18.1.3缺陷、失效和故障 18.2儲(chǔ)存器測(cè)試 18.2.1儲(chǔ)存器測(cè)試流程 18.2.2測(cè)試圖形 18.2.3故障模型 18.2.4冗余設(shè)計(jì)與激光修復(fù) 18.2.5儲(chǔ)存器可測(cè)性設(shè)計(jì) 18.2.6老化與測(cè)試 18.3IDDQ測(cè)試 18.3.1IDDQ測(cè)試和失效分析 18.3.2IDDQ測(cè)試與可靠性 18.4數(shù)字邏輯測(cè)試 18.5可測(cè)性設(shè)計(jì) 18.5.1掃描測(cè)試 18.5.2內(nèi)建自測(cè)試 參考文獻(xiàn) 第19章芯片封裝 19.1傳統(tǒng)的芯片封裝制造工藝 19.1.1減?。˙ack Grind） 19.1.2貼膜（Wafer Mount） 19.1.3劃片（Wafer Saw） 19.1.4貼片(Die Attach) 19.1.5銀膠烘焙(Epoxy Curing) 19.1.6打線鍵合(Wire Bond) 19.1.7塑封成型(壓模成型，Mold) 19.1.8塑封后烘焙（Post MoldCuring） 19.1.9除渣及電鍍（Deflash andPlating） 19.1.10電鍍后烘焙（Post PlatingBaking） 19.1.11切筋整腳成型（Trim/From） 19.2大電流的功率器件需用鋁線鍵合工藝取代金線鍵合工藝 19.3QFN的封裝與傳統(tǒng)封裝的不同點(diǎn) 19.4銅線鍵合工藝取代金線工藝 19.5立體封裝(3D Package)形式簡(jiǎn)介 19.5.1覆晶式封裝（FlipChip BGA） 19.5.2堆疊式封裝（Stack Multichip package） 19.5.3芯片覆晶式級(jí)封裝（WLCSP） 19.5.4芯片級(jí)堆疊式封裝（TSV package） 參考文獻(xiàn)