計(jì)算機(jī)組成與結(jié)構(gòu)

第1章 計(jì)算機(jī)系統(tǒng)概述\t1
1．1 引言\t1
1．2 現(xiàn)代計(jì)算機(jī)\t5
1．2．1 計(jì)算機(jī)的分類\t5
1．2．2 計(jì)算機(jī)的組成\t6
1．3 計(jì)算機(jī)的性能\t8
1．3．1 什么是性能\t9
1．3．2 性能的計(jì)算\t9
1．3．3 性能的測量\t12
1．3．4 性能的改進(jìn)\t13
1．4 課后知識簡述\t16
1．5 本章小結(jié)\t17
習(xí)題1\t17
第2章 計(jì)算機(jī)的數(shù)值和編碼\t19
2．1 進(jìn)位計(jì)數(shù)制\t19
2．1．1 二進(jìn)制和十六進(jìn)制\t19
2．1．2 不同進(jìn)制間的轉(zhuǎn)換\t20
2．2 二進(jìn)制數(shù)的表示和運(yùn)算\t22
2．2．1 二進(jìn)制數(shù)的基本加減法運(yùn)算\t22
2．2．2 二進(jìn)制數(shù)的補(bǔ)碼表示法\t23
2．2．3 二進(jìn)制數(shù)的加減運(yùn)算\t25
2．2．4 二進(jìn)制數(shù)的乘除法運(yùn)算\t27
2．2．5 二進(jìn)制數(shù)的邏輯運(yùn)算\t28
2．3 浮點(diǎn)數(shù)的表示和運(yùn)算\t31
2．3．1 浮點(diǎn)數(shù)的表示\t31
2．3．2 浮點(diǎn)數(shù)的運(yùn)算\t33
2．4 字符的表示\t34
2．5 課后知識簡述\t36
2．6 本章小結(jié)\t38
習(xí)題2\t38
第3章 計(jì)算機(jī)芯片的數(shù)字電路基礎(chǔ)\t39
3．1 邏輯信號與門電路\t39
3．2 邏輯代數(shù)\t42
3．2．1 基本公式\t43
3．2．2 基本定理\t44
1．2．3 邏輯函數(shù)\t45
3．2．4 組合電路分析實(shí)例\t50
3．3 邏輯系列\(zhòng)t50
3．3．1 CMOS邏輯\t51
3．3．2 TTL邏輯\t61
3．4 門電路的代碼實(shí)現(xiàn)\t65
3．5 本章小結(jié)\t65
習(xí)題3\t66
第4章 計(jì)算機(jī)芯片的基本電路組成\t67
4．1 組合邏輯電路\t67
4．1．1 多路選擇器\t68
4．1．2 譯碼器\t70
4．1．3 編碼器\t71
4．1．4 加法器\t73
4．1．5 減法器\t77
4．1．6 移位器\t77
4．1．7 其他組合邏輯電路\t79
4．2 時序邏輯電路\t80
4．2．1 鎖存器和觸發(fā)器\t81
4．2．2 時鐘同步時序電路分析\t87
4．2．3 通用寄存器的設(shè)計(jì)和實(shí)現(xiàn)\t89
4．3 本章小結(jié)\t89
習(xí)題4\t90
第5章 現(xiàn)代處理器基礎(chǔ)\t91
5．1 指令集概述\t91
5．1．1 機(jī)器指令\t92
5．1．2 寄存器\t92
5．1．3 尋址方式\t94
5．2 MIPS指令集結(jié)構(gòu)\t97
5．2．1 MIPS指令格式\t97
5．2．2 MIPS地址空間分配\t101
5．2．3 對軟件的支持\t101
5．3 MIPS風(fēng)格的單周期處理器的設(shè)計(jì)實(shí)現(xiàn)\t104
5．3．1 數(shù)據(jù)通路的基本構(gòu)成\t105
5．3．2 數(shù)據(jù)通路的設(shè)計(jì)\t110
5．3．3 指令的數(shù)據(jù)通路分析\t116
5．3．4 控制部件設(shè)計(jì)\t121
5．3．5 CPU封裝\t123
5．3．6 單周期方式的性能分析\t124
5．4 異常和中斷設(shè)計(jì)\t126
5．4．1 異常和中斷的定義與類型\t126
5．4．2 響應(yīng)異常和中斷的方式\t127
5．4．3 異常和中斷管理\t129
5．4．4 帶有異常和中斷處理功能的單周期模型機(jī)擴(kuò)展\t131
5．5 課后知識\t136
5．6 本章小結(jié)\t137
習(xí)題5\t137
第6章 現(xiàn)代處理器的高級實(shí)現(xiàn)技術(shù)\t139
6．1 流水線的基本概念\t139
6．2 流水線模型機(jī)的基本擴(kuò)展\t141
6．2．1 基本的流水線模型機(jī)\t141
6．2．2 流水線的分析\t149
6．2．3 基本流水線的實(shí)現(xiàn)\t152
6．3 數(shù)據(jù)冒險的解決策略\t154
6．3．1 寄存器堆的寫操作提前半個時鐘周期\t154
6．3．2 內(nèi)部前推\t155
6．3．3 lw指令的數(shù)據(jù)冒險\t159
6．4 控制冒險的解決策略\t161
6．4．1 縮短分支的延遲\t161
6．4．2 減少性能損失的其他方法\t163
6．5 流水線中的異常和中斷\t164
6．6 指令集并行的高級實(shí)現(xiàn)技術(shù)\t166
6．6．1 靜態(tài)多發(fā)射處理器\t167
6．6．2 動態(tài)多發(fā)射處理器\t169
6．6．3 浮點(diǎn)數(shù)流水線的擴(kuò)展\t171
6．7 本章小結(jié)\t172
習(xí)題6\t172
第7章 存儲系統(tǒng)\t175
7．1 引言\t175
7．2 Cache\t178
7．2．1 Cache的塊映射\t179
7．2．2 Cache的塊查找\t180
7．2．3 Cache塊的訪問\t181
7．2．4 Cache的性能分析\t183
7．2．5 Cache的實(shí)現(xiàn)原理\t184
7．3 主存儲器\t185
7．3．1 主存的結(jié)構(gòu)\t185
7．3．2 主存性能指標(biāo)\t187
7．4 虛擬存儲器\t189
7．4．1 分頁機(jī)制\t189
7．4．2 與Cache的關(guān)系\t193
7．4．3 對進(jìn)程的保護(hù)\t195
7．5 外存儲器\t196
7．5．1 磁盤存儲器\t196
7．5．2 快閃式存儲器\t199
7．6 課后閱讀材料\t200
7．7 本章小結(jié)\t201
習(xí)題7\t201
第8章 I/O系統(tǒng)\t203
8．1 I/O設(shè)備\t203
8．1．1 概述\t203
8．1．2 屬性指標(biāo)\t204
8．2 I/O互連與總線\t206
8．2．1 I/O互連方式\t206
8．2．2 總線的分類\t208
8．2．3 總線的仲裁\t210
8．3 I/O訪問\t211
8．3．1 I/O接口功能\t212
8．3．2 I/O接口控制方式\t213
8．4 本章小結(jié)\t217
習(xí)題8\t217
第9章 多核、多處理器與集群\t219
9．1 概述\t219
9．1．1 并行硬件的基本分類\t219
9．1．2 常見的并行技術(shù)\t221
9．1．3 多處理器網(wǎng)絡(luò)拓?fù)鋅t223
9．1．3 Cache一致性問題\t224
9．2 多核微處理器\t225
9．2．1 多核架構(gòu)\t225
9．2．2 多核實(shí)例\t226
9．3 云計(jì)算平臺\t230
9．3．1 云計(jì)算概念\t230
9．3．2 云計(jì)算服務(wù)及部署類型\t231
9．3．3 云計(jì)算的實(shí)現(xiàn)\t232
9．4 本章小結(jié)\t234
習(xí)題9\t234
參考文獻(xiàn)\t236