基于Quartus Prime的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（第4版）

第1章 數(shù)字集成電路概述與Altera Quartus Prime開(kāi)發(fā)流程
1．1 數(shù)字集成電路概述
1．2 Quartus Prime軟件綜述
1．3 設(shè)計(jì)輸入
1．4 約束輸入
1．5 綜合
1．6 布局布線(xiàn)
1．7 仿真
1．8 編程與配置
第2章 Altera Quartus Prime的使用
2．1 原理圖和圖表模塊編輯
2．2 文本編輯
2．3 混合編輯（自底向上）
2．4 混合編輯（自頂向下）
第3章 VHDL硬件描述語(yǔ)言
3．1 VHDL語(yǔ)言簡(jiǎn)介和優(yōu)點(diǎn)
3．2 VHDL語(yǔ)言設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)
3．3 VHDL語(yǔ)言要素
3．4 VHDL順序語(yǔ)句
3．5 VHDL并行語(yǔ)句
3．6 VHDL子程序
3．7 VHDL的描述風(fēng)格
3．8 狀態(tài)機(jī)的設(shè)計(jì)
第4章 門(mén)電路設(shè)計(jì)范例
4．1 與非門(mén)電路
4．2 或非門(mén)電路
4．3 異或門(mén)電路
4．4 三態(tài)門(mén)電路
4．5 單向總線(xiàn)緩沖器
4．6 雙向總線(xiàn)緩沖器
第5章 組合邏輯電路設(shè)計(jì)范例
5．1 編碼器
5．2 譯碼器
5．3 數(shù)據(jù)選擇器
5．4 數(shù)據(jù)分配器
5．5 數(shù)值比較器
5．6 加法器
5．7 減法器
第6章 寄存器、存儲(chǔ)器、鎖存器和觸發(fā)器的VHDL描述
6．1 寄存器
6．2 移位寄存器
6．3 只讀存儲(chǔ)器（ROM）
6．4 隨機(jī)存儲(chǔ)器（RAM）
6．5 堆棧
6．6 FIFO
6．7 鎖存器
6．8 RS觸發(fā)器
6．9 JK觸發(fā)器
6．10 D觸發(fā)器
6．11 T觸發(fā)器
第7章 計(jì)數(shù)器、信號(hào)發(fā)生器和分頻器的VHDL描述
7．1 計(jì)數(shù)器
7．2 可變模計(jì)數(shù)器
7．3 順序脈沖發(fā)生器
7．4 序列信號(hào)發(fā)生器
7．5 分頻器
第8章 數(shù)字系統(tǒng)設(shè)計(jì)范例
8．1 數(shù)字系統(tǒng)的基本結(jié)構(gòu)
8．2 數(shù)字系統(tǒng)的設(shè)計(jì)方法
8．3 數(shù)字系統(tǒng)設(shè)計(jì)的一般過(guò)程
8．4 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則
8．5 數(shù)字系統(tǒng)設(shè)計(jì)范例
第9章 可參數(shù)化宏模塊及IP核的使用
9．1 ROM、RAM、FIFO的使用
9．2 乘法器、鎖相環(huán)的使用
9．3 正弦波信號(hào)發(fā)生器
9．4 NCO IP核的使用
第10章 Quartus Prime的深度使用
10．1 使用ModelSim波形編輯器對(duì)VHDL設(shè)計(jì)進(jìn)行仿真
10．2 TimeQuest時(shí)序分析儀的用法
10．3 SignalTap II嵌入式邏輯分析儀的使用
10．4 VHDL硬件設(shè)計(jì)調(diào)試
10．5 在VHDL設(shè)計(jì)當(dāng)中使用庫(kù)模塊
第11章 基于FPGA的射頻熱療系統(tǒng)的設(shè)計(jì)
11．1 腫瘤熱療的生物學(xué)與物理學(xué)技術(shù)概論
11．2 溫度場(chǎng)特性的仿真
11．3 射頻熱療系統(tǒng)設(shè)計(jì)
11．4 系統(tǒng)硬件電路設(shè)計(jì)
11．5 軟件實(shí)現(xiàn)
11．6 溫度場(chǎng)測(cè)量與控制的實(shí)驗(yàn)
第12章 基于FPGA的直流電動(dòng)機(jī)伺服系統(tǒng)的設(shè)計(jì)
12．1 電動(dòng)機(jī)控制發(fā)展情況
12．2 系統(tǒng)控制原理
12．3 算法設(shè)計(jì)
12．4 系統(tǒng)硬件設(shè)計(jì)原理
12．5 系統(tǒng)軟件設(shè)計(jì)原理
12．6 系統(tǒng)調(diào)試及結(jié)果分析
參考文獻(xiàn)