計(jì)算機(jī)組成原理與接口技術(shù)：基于MIPS架構(gòu)實(shí)驗(yàn)教程（第2版）

目錄
第1篇MIPS匯編程序設(shè)計(jì)
第1章QtSpim匯編程序開發(fā)環(huán)境
1.1QtSpim簡(jiǎn)介
1.2QtSpim菜單欄簡(jiǎn)介
1.2.1File菜單
1.2.2Simulator菜單
1.2.3其余菜單
1.3QtSpim匯編、調(diào)試程序示例
1.3.1QtSpim用戶程序入口
1.3.2QtSpim匯編查錯(cuò)
1.3.3QtSpim查看程序存儲(chǔ)映像
1.3.4QtSpim調(diào)試查錯(cuò)
第2章MARS匯編程序開發(fā)環(huán)境
2.1MARS界面簡(jiǎn)介
2.2MARS菜單欄簡(jiǎn)介
2.2.1File菜單
2.2.2Run菜單
2.2.3Settings菜單
2.3MARS匯編、調(diào)試程序
2.3.1匯編語言源程序編輯
2.3.2匯編器
2.3.3查看程序存儲(chǔ)映像
2.3.4運(yùn)行程序
第3章MIPS匯編語言
3.1MIPS匯編程序結(jié)構(gòu)
3.2系統(tǒng)功能調(diào)用
3.3偽指令
3.4常用宏匯編指令
第4章MIPS匯編語言程序示例
4.1常用C語句匯編指令實(shí)現(xiàn)示例
4.1.1if語句
4.1.2while語句
4.1.3for語句
4.1.4switch語句
4.2子程序設(shè)計(jì)示例
4.2.1子程序結(jié)構(gòu)
4.2.2遞歸子程序設(shè)計(jì)
4.3MIPS匯編語言程序設(shè)計(jì)實(shí)驗(yàn)任務(wù)
4.4思考題
第2篇基于FPGA的原型計(jì)算機(jī)系統(tǒng)設(shè)計(jì)
第5章Vivado開發(fā)工具簡(jiǎn)介
5.1FPGA設(shè)計(jì)流程簡(jiǎn)介
5.2EDA工具Vivado簡(jiǎn)介
第6章單周期類MIPS微處理器實(shí)驗(yàn)
6.1簡(jiǎn)單指令集MIPS微處理器設(shè)計(jì)
6.1.1MIPS微處理器數(shù)據(jù)通路
6.1.2MIPS微處理器控制器
6.2簡(jiǎn)單指令集MIPS微處理器各模塊實(shí)現(xiàn)方案
6.2.1存儲(chǔ)器
6.2.2寄存器文件
6.2.3運(yùn)算電路
6.2.4多路復(fù)用器
6.2.5位寬擴(kuò)展
6.2.6控制器
6.3MIPS微處理器實(shí)驗(yàn)實(shí)現(xiàn)過程示例
6.3.1實(shí)驗(yàn)環(huán)境
6.3.2創(chuàng)建工程
6.3.3基于IP核新建存儲(chǔ)器模塊
6.3.4Verilog語言描述其余模塊
6.3.5模塊功能仿真
6.3.6頂層模塊
6.3.7RTL分析
6.3.8引腳約束
6.3.9整體仿真
6.3.10MIPS微處理器綜合
6.3.11debug IP核插入
6.3.12MIPS微處理器實(shí)現(xiàn)
6.3.13下載編程及測(cè)試
6.4實(shí)驗(yàn)任務(wù)
6.5思考題
第7章存儲(chǔ)器映像IO接口設(shè)計(jì)
7.1存儲(chǔ)器映像IO接口原理
7.2存儲(chǔ)器映像IO接口實(shí)現(xiàn)方案
7.3實(shí)驗(yàn)示例
7.3.1實(shí)驗(yàn)設(shè)備簡(jiǎn)介
7.3.2新建項(xiàng)目并添加原有代碼
7.3.3新建IO接口模塊Verilog代碼
7.3.4IO接口模塊仿真
7.3.5IO接口模塊集成
7.3.6匯編源程序示例
7.3.7輸入/輸出設(shè)備引腳約束
7.3.8下載編程測(cè)試
7.4實(shí)驗(yàn)任務(wù)
7.5思考題
第8章VGA接口設(shè)計(jì)
8.1VGA接口顯示原理
8.1.1VGA接口時(shí)序
8.1.2VGA顯示控制器
8.2VGA控制器實(shí)現(xiàn)
8.2.1顯示存儲(chǔ)器
8.2.2計(jì)數(shù)器
8.2.3控制邏輯
8.2.4顯示存儲(chǔ)器地址產(chǎn)生
8.2.5視頻數(shù)據(jù)復(fù)用器
8.2.6像素時(shí)鐘產(chǎn)生
8.3實(shí)驗(yàn)示例
8.3.1實(shí)驗(yàn)要求
8.3.2實(shí)驗(yàn)板VGA接口簡(jiǎn)介
8.3.3創(chuàng)建工程并添加已有設(shè)計(jì)代碼
8.3.4顯示存儲(chǔ)器模塊
8.3.5計(jì)數(shù)器模塊
8.3.6控制邏輯模塊
8.3.7顯示存儲(chǔ)器地址產(chǎn)生模塊
8.3.8VGA控制器模塊
8.3.9像素時(shí)鐘產(chǎn)生模塊
8.3.10修改IO接口模塊
8.3.11頂層模塊集成
8.3.12匯編控制程序
8.3.13整體功能仿真
8.3.14下載編程測(cè)試
8.4實(shí)驗(yàn)任務(wù)
8.5思考題
第3篇基于IP核的嵌入式計(jì)算機(jī)系統(tǒng)軟硬件設(shè)計(jì)
第9章MicroBlaze嵌入式系統(tǒng)平臺(tái)
9.1MicroBlaze軟核微處理器
9.1.1MicroBlaze基本結(jié)構(gòu)
9.1.2MicroBlaze中斷系統(tǒng)
9.1.3MicroBlaze總線結(jié)構(gòu)
9.2standalone操作系統(tǒng)
第10章嵌入式最小系統(tǒng)建立流程
10.1嵌入式最小系統(tǒng)硬件構(gòu)成
10.2最小系統(tǒng)硬件平臺(tái)搭建
10.3SDK Hello World程序設(shè)計(jì)
10.4下載編程測(cè)試
10.5實(shí)驗(yàn)任務(wù)
10.6思考題
第11章C語言數(shù)據(jù)類型
11.1C語言常見數(shù)據(jù)類型
11.2實(shí)驗(yàn)示例
11.2.1C語言數(shù)據(jù)類型測(cè)試工程
11.2.2C語言數(shù)據(jù)類型程序調(diào)試
11.3實(shí)驗(yàn)任務(wù)
11.4思考題
第12章程序控制并行IO接口
12.1并行輸入/輸出設(shè)備
12.2GPIO IP核工作原理
12.3并行接口電路原理框圖
12.4GPIO IP核配置
12.4.1添加GPIO IP核
12.4.2GPIO IP核屬性配置
12.4.3并行外設(shè)GPIO IP核配置示例
12.4.4GPIO API函數(shù)簡(jiǎn)介
12.5Xilinx C IO讀寫函數(shù)
12.6實(shí)驗(yàn)示例
12.6.1實(shí)驗(yàn)要求
12.6.2電路原理框圖
12.6.3硬件平臺(tái)搭建
12.6.4接口軟件開發(fā)
12.6.5IO讀寫函數(shù)程序代碼
12.6.6API函數(shù)程序代碼
12.6.7實(shí)驗(yàn)現(xiàn)象
12.7實(shí)驗(yàn)任務(wù)
12.8思考題
第13章中斷方式并行接口
13.1中斷系統(tǒng)相關(guān)IP核
13.1.1AXI INTC中斷控制器
13.1.2AXI Timer定時(shí)計(jì)數(shù)器
13.2中斷相關(guān)IP核配置
13.2.1中斷控制器配置
13.2.2GPIO IP核中斷配置
13.2.3定時(shí)計(jì)數(shù)器配置
13.3IP核API函數(shù)
13.3.1中斷控制器API函數(shù)
13.3.2定時(shí)計(jì)數(shù)器API函數(shù)
13.4中斷程序設(shè)計(jì)
13.4.1總中斷服務(wù)程序
13.4.2中斷程序構(gòu)成
13.5實(shí)驗(yàn)示例
13.5.1實(shí)驗(yàn)要求
13.5.2硬件電路原理框圖
13.5.3硬件平臺(tái)建立
13.5.4軟件設(shè)計(jì)
13.5.5IO讀寫函數(shù)程序代碼
13.5.6API函數(shù)程序代碼
13.5.7實(shí)現(xiàn)現(xiàn)象
13.6實(shí)驗(yàn)任務(wù)
13.7思考題
第14章并行存儲(chǔ)器接口
14.1并行RAM存儲(chǔ)芯片
14.1.1異步SRAM存儲(chǔ)芯片
14.1.2DDR2 SDRAM存儲(chǔ)芯片
14.2存儲(chǔ)器接口IP核
14.2.1AXI外部存儲(chǔ)控制器EMC
14.2.2存儲(chǔ)器接口生成器IP核MIG
14.3異步SRAM實(shí)驗(yàn)示例
14.3.1實(shí)驗(yàn)要求
14.3.2電路原理框圖
14.3.3硬件平臺(tái)搭建
14.3.4SRAM存儲(chǔ)器讀寫測(cè)試軟件
14.3.5實(shí)驗(yàn)現(xiàn)象
14.3.6任意指定存儲(chǔ)單元讀寫程序設(shè)計(jì)
14.4DDR2 SDRAM實(shí)驗(yàn)示例
14.4.1實(shí)驗(yàn)要求
14.4.2電路原理框圖
14.4.3硬件平臺(tái)搭建
14.4.4DDR2 SDRAM存儲(chǔ)器讀寫測(cè)試軟件
14.4.5實(shí)驗(yàn)現(xiàn)象
14.4.6任意指定存儲(chǔ)單元讀寫程序設(shè)計(jì)
14.5實(shí)驗(yàn)任務(wù)
14.6思考題
第15章串行接口
15.1串行通信協(xié)議簡(jiǎn)介
15.1.1UART串行通信協(xié)議
15.1.2SPI串行通信協(xié)議
15.1.3Quad SPI協(xié)議
15.2串行通信接口IP核原理
15.2.1Uartlite IP核
15.2.2Quad SPI IP核
15.3串行通信IP核配置
15.3.1Uartlite IP核配置
15.3.2Quad SPI IP核配置
15.4SPI接口外設(shè)
15.4.1DA模塊
15.4.2AD模塊
15.5IP核API函數(shù)
15.5.1Uartlite API函數(shù)
15.5.2Quad SPI API函數(shù)
15.6實(shí)驗(yàn)示例
15.6.1UART通信
15.6.2SPI接口DA轉(zhuǎn)換
15.6.3SPI接口AD轉(zhuǎn)換
15.7實(shí)驗(yàn)任務(wù)
15.8思考題
第16章DMA技術(shù)
16.1DMA控制器簡(jiǎn)介
16.1.1CDMA IP核基本結(jié)構(gòu)
16.1.2CDMA IP核寄存器
16.1.3CDMA IP核簡(jiǎn)單DMA傳輸流程
16.2實(shí)驗(yàn)示例
16.2.1實(shí)驗(yàn)要求
16.2.2硬件電路原理框圖
16.2.3硬件平臺(tái)
16.2.4存儲(chǔ)器到存儲(chǔ)器DMA傳輸控制程序
16.2.5存儲(chǔ)器到IO接口數(shù)據(jù)傳輸控制程序
16.2.6IO接口到存儲(chǔ)器DMA數(shù)據(jù)傳輸控制程序
16.2.7實(shí)驗(yàn)現(xiàn)象
16.3實(shí)驗(yàn)任務(wù)
16.4思考題
第17章自定義AXI總線從設(shè)備接口IP核
17.1AXI總線從設(shè)備IP核創(chuàng)建流程和代碼框架
17.1.1AXI總線從設(shè)備IP核創(chuàng)建流程
17.1.2自定義IP核代碼框架
17.2自定義AXI總線簡(jiǎn)單并行IO接口IP核實(shí)驗(yàn)示例
17.2.1實(shí)驗(yàn)要求
17.2.2并行接口IP核設(shè)計(jì)
17.2.3并行接口IP核測(cè)試嵌入式系統(tǒng)
17.3自定義AXI總線UART串行接口IP核實(shí)驗(yàn)示例
17.3.1實(shí)驗(yàn)要求
17.3.2實(shí)驗(yàn)條件
17.3.3UART串行接口IP核設(shè)計(jì)
17.3.4UART IP核測(cè)試嵌入式系統(tǒng)
17.4自定義AXI總線語音輸入/輸出接口IP核實(shí)驗(yàn)示例
17.4.1實(shí)驗(yàn)要求
17.4.2實(shí)驗(yàn)條件
17.4.3PDM語音輸入IP核設(shè)計(jì)
17.4.4PWM語音輸出IP核設(shè)計(jì)
17.4.5語音輸入/輸出IP核測(cè)試嵌入式系統(tǒng)
17.5實(shí)驗(yàn)任務(wù)
17.6思考題
第18章VGA顯示接口
18.1VGA接口控制器TFT IP核
18.1.1工作原理
18.1.2TFT IP核配置
18.1.3TFT IP核API函數(shù)
18.2VGA接口嵌入式系統(tǒng)
18.3實(shí)驗(yàn)示例
18.3.1實(shí)驗(yàn)要求
18.3.2硬件平臺(tái)搭建
18.3.3IO讀寫函數(shù)輸出圖形程序示例
18.3.4API函數(shù)輸出字符程序示例
18.3.5IO讀寫函數(shù)輸出圖像程序示例
18.3.6實(shí)驗(yàn)現(xiàn)象
18.4實(shí)驗(yàn)任務(wù)
18.5思考題
第19章傳感器
19.1溫度傳感器ADT7420
19.1.1ADT7420結(jié)構(gòu)
19.1.2ADT7420寄存器
19.1.3ADT7420寫入數(shù)據(jù)時(shí)序
19.1.4ADT7420讀取數(shù)據(jù)時(shí)序
19.1.5復(fù)位流程
19.1.6INT和CT輸出
19.2加速度傳感器ADXL362
19.2.1ADXL362基本結(jié)構(gòu)
19.2.2ADXL362寄存器
19.2.3ADXL362 SPI接口命令
19.2.4配置流程
19.3AXI IIC IP核
19.3.1AXI IIC IP核基本結(jié)構(gòu)
19.3.2AXI IIC IP核寄存器
19.3.3數(shù)據(jù)傳輸控制流程
19.4XADC IP核
19.4.1XADC IP核基本結(jié)構(gòu)
19.4.2XADC IP核寄存器
19.4.3外部模擬信號(hào)輸入電路
19.5溫度和加速度測(cè)量實(shí)驗(yàn)示例
19.5.1實(shí)驗(yàn)要求
19.5.2電路原理框圖
19.5.3硬件平臺(tái)搭建
19.5.4IO讀寫函數(shù)溫度監(jiān)測(cè)程序示例
19.5.5IO讀寫函數(shù)加速度監(jiān)測(cè)程序示例
19.5.6實(shí)驗(yàn)現(xiàn)象
19.6XADC 4路AD轉(zhuǎn)換實(shí)驗(yàn)示例
19.6.1實(shí)驗(yàn)要求
19.6.2電路原理框圖
19.6.3硬件平臺(tái)搭建
19.6.4API函數(shù)XADC控制程序示例
19.6.5實(shí)驗(yàn)現(xiàn)象
19.7實(shí)驗(yàn)任務(wù)
19.8思考題
附錄
附錄ANexys4 DDR實(shí)驗(yàn)板簡(jiǎn)介
A.1Nexys4 DDR實(shí)驗(yàn)板整體布局
A.2電源模塊
A.3FPGA編程模式
A.4存儲(chǔ)器
A.5100/10Mbps以太網(wǎng)接口
A.6USB轉(zhuǎn)UART接口
A.7USB HID host接口
A.8VGA接口
A.9基本IO接口
A.10PMOD接口
A.11Micro SD卡插槽
A.12溫度傳感器
A.13加速度傳感器
A.14數(shù)字語音輸入
A.15單聲道數(shù)字語音輸出
附錄BNexys4 DDR實(shí)驗(yàn)板Vivado引腳約束文件
附錄CNexys4實(shí)驗(yàn)板簡(jiǎn)介
C.1Nexys4實(shí)驗(yàn)板整體布局
C.2Nexys4存儲(chǔ)器
附錄DNexys4實(shí)驗(yàn)板Vivado引腳約束文件
附錄ENexys4和Nexys4 DDR實(shí)驗(yàn)板描述文件安裝
附錄FNexys4 DDR實(shí)驗(yàn)板外設(shè)接口電路原理圖
附錄GNexys4實(shí)驗(yàn)板外設(shè)接口電路原理圖
附錄H以太網(wǎng)接口Echo Server工程示例
H.1搭建具有以太網(wǎng)的嵌入式系統(tǒng)硬件平臺(tái)
H.2TCP/IP Server例程
H.3實(shí)驗(yàn)現(xiàn)象
附錄I實(shí)驗(yàn)報(bào)告要求
附錄J實(shí)驗(yàn)報(bào)告范例——MIPS匯編程序設(shè)計(jì)