現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)（第2版）

定　價(jià)：￥34.80

作　者：	于海雁著
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	普通高等教育“十三五”電子信息類(lèi)規(guī)劃教材
標(biāo)　簽：	暫缺

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ISBN：	9787111621386	出版時(shí)間：	2019-04-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	210	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)簡(jiǎn)要介紹了現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的設(shè)計(jì)思想和硬件基礎(chǔ)知識(shí)，包括現(xiàn)代數(shù)字系統(tǒng)的各類(lèi)典型應(yīng)用，以及在實(shí)際進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)如何進(jìn)行選型等問(wèn)題。書(shū)中重點(diǎn)介紹了VerilogHDL的基礎(chǔ)知識(shí)、基本內(nèi)容和基本結(jié)構(gòu)，特別是在書(shū)中匯集了作者多年工程實(shí)踐的體會(huì)和經(jīng)驗(yàn)，為讀者提出了若干在實(shí)際使用中需要著重注意的問(wèn)題，并提供了大量經(jīng)過(guò)工程實(shí)踐驗(yàn)證過(guò)的實(shí)例供讀者參考和練習(xí)。

作者簡(jiǎn)介

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圖書(shū)目錄

目錄
前言
第1章緒論
1.1現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)介
1.1.1現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程
1.1.2自頂向下設(shè)計(jì)方法
1.1.3設(shè)計(jì)準(zhǔn)則
1.2現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的硬件基礎(chǔ)
1.2.1PLD發(fā)展歷程
1.2.2CPLD與FPGA
1.2.3PLD發(fā)展趨勢(shì)
1.2.4PLD主要應(yīng)用領(lǐng)域和應(yīng)用前景
1.3現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的開(kāi)發(fā)環(huán)境
1.3.1開(kāi)發(fā)環(huán)境
1.3.2硬件描述語(yǔ)言
思考題
第2章硬件基礎(chǔ)
2.1可編程邏輯器件分類(lèi)
2.2Altera PLD系列及特性
2.3典型復(fù)雜可編程邏輯器件結(jié)構(gòu)
2.3.1可編程邏輯器件的基本結(jié)構(gòu)
2.3.2復(fù)雜可編程邏輯器件
2.4典型現(xiàn)場(chǎng)可編程門(mén)陣列結(jié)構(gòu)
2.4.1Cyclone IV系列內(nèi)部主要結(jié)構(gòu)
2.4.2FPGA器件選用規(guī)則
2.5PLD的一般設(shè)計(jì)流程
思考題
第3章Verilog HDL基本構(gòu)件
3.1Verilog HDL簡(jiǎn)介
3.2Verilog HDL程序的基本結(jié)構(gòu)
3.3Verilog HDL的基本要素
3.3.1識(shí)別符
3.3.2注釋
3.3.3系統(tǒng)任務(wù)和函數(shù)
3.3.4編譯指令
3.3.5數(shù)值表示
3.3.6數(shù)據(jù)類(lèi)型
3.3.7參數(shù)
3.3.8操作數(shù)
3.4操作符
3.4.1算術(shù)操作符
3.4.2關(guān)系操作符
3.4.3邏輯操作符
3.4.4按位操作符
3.4.5縮位操作符
3.4.6移位操作符
3.4.7條件操作符
3.4.8連接和復(fù)制操作符
思考題
第4章Verilog HDL進(jìn)階
4.1內(nèi)置門(mén)
4.1.1多輸入門(mén)
4.1.2多輸出門(mén)
4.1.3三態(tài)門(mén)
4.1.4上拉、下拉電阻
4.1.5MOS開(kāi)關(guān)
4.1.6雙向開(kāi)關(guān)
4.1.7門(mén)傳輸延時(shí)
4.1.8實(shí)例數(shù)組
4.1.9內(nèi)置門(mén)應(yīng)用的簡(jiǎn)單實(shí)例
4.2用戶(hù)原語(yǔ)
4.2.1組合電路UDP
4.2.2時(shí)序電路UDP
4.3數(shù)據(jù)流建模
4.3.1連續(xù)賦值語(yǔ)句
4.3.2線(xiàn)網(wǎng)說(shuō)明賦值
4.3.3延時(shí)
4.4行為建模
4.4.1initial語(yǔ)句
4.4.2always語(yǔ)句
4.4.3事件控制
4.4.4語(yǔ)句塊
4.4.5過(guò)程性賦值
4.4.6常用過(guò)程語(yǔ)句
4.5結(jié)構(gòu)建模
4.5.1結(jié)構(gòu)建模的基本單元
4.5.2模塊調(diào)用的結(jié)構(gòu)建模方式
4.5.3簡(jiǎn)單結(jié)構(gòu)建模舉例
4.6任務(wù)及函數(shù)
4.6.1任務(wù)
4.6.2函數(shù)
4.6.3系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
4.6.4禁止語(yǔ)句
思考題
第5章軟件使用流程
5.1主界面介紹
5.2設(shè)計(jì)流程
5.2.1新建源文件
5.2.2新建工程
5.2.3邏輯綜合
5.2.4仿真流程
5.2.5鎖定引腳與下載
思考題
第6章設(shè)計(jì)實(shí)例
6.1組合電路語(yǔ)言描述
6.1.1二選一數(shù)據(jù)選擇器
6.1.2四選一數(shù)據(jù)選擇器
6.1.3七段顯示譯碼器
6.1.4普通譯碼器設(shè)計(jì)
6.2時(shí)序電路語(yǔ)言描述
6.2.1脈沖觸發(fā)的D觸發(fā)器
6.2.2十進(jìn)制計(jì)數(shù)器
6.2.3彩燈控制器
6.3綜合設(shè)計(jì)實(shí)例
6.3.1可校時(shí)的24制數(shù)字鐘
6.3.2基于FPGA的點(diǎn)鈔機(jī)紙幣圖像
雙向錄入系統(tǒng)
思考題
第7章數(shù)字電路和數(shù)字系統(tǒng)實(shí)驗(yàn)
實(shí)驗(yàn)一四選一數(shù)據(jù)選擇器
實(shí)驗(yàn)二七段譯碼器
實(shí)驗(yàn)三BCD碼全加器
實(shí)驗(yàn)四十進(jìn)制計(jì)數(shù)器
實(shí)驗(yàn)五彩燈控制器
實(shí)驗(yàn)六掃描數(shù)碼顯示
實(shí)驗(yàn)七數(shù)顯頻率計(jì)
實(shí)驗(yàn)八數(shù)字搶答器
實(shí)驗(yàn)九多功能數(shù)字鐘
實(shí)驗(yàn)十直接數(shù)字頻率合成器
附錄
附錄AVerilog HDL關(guān)鍵詞
附錄BVerilog HDL文法
附錄C可編程邏輯器件芯片常用封裝
附錄D邏輯符號(hào)對(duì)照表
參考文獻(xiàn)