數(shù)字電子技術(shù)基礎(chǔ)（第二版）

第1章 數(shù)字電路緒論
1．1 數(shù)字電路的特點(diǎn)
1．1．1 模擬信號和數(shù)字信號
1．1．2 數(shù)字電路的特點(diǎn)
1．2 數(shù)制及其相互轉(zhuǎn)換
1．2．1 數(shù)制
1．2．2 數(shù)制間的轉(zhuǎn)換
1．3 二進(jìn)制算術(shù)運(yùn)算
1．4 碼制
1．5 二值邏輯運(yùn)算
1．5．1 三種基本邏輯運(yùn)算
1．5．2 復(fù)合邏輯運(yùn)算
1．5．3 邏輯函數(shù)和邏輯圖
習(xí)題
第2章 邏輯代數(shù)
2．1 邏輯代數(shù)的基本定律
2．1．1 邏輯代數(shù)定理
2．1．2 常用恒等式
2．2 邏輯運(yùn)算的基本規(guī)則
2．2．1 代人規(guī)則
2．2．2 反演規(guī)則
2．2．3 對偶規(guī)則
2．3 邏輯函數(shù)的代數(shù)法化簡
2．3．1 最簡的標(biāo)準(zhǔn)
2．3．2 代數(shù)法化簡
2．4 邏輯函數(shù)的卡諾圖化簡
2．4．1 邏輯函數(shù)標(biāo)準(zhǔn)表達(dá)式
2．4．2 邏輯函數(shù)的卡諾圖
2．4．3 邏輯函數(shù)的卡諾圖化簡
2．5 具有無關(guān)項(xiàng)的邏輯函數(shù)化簡
2．5．1 無關(guān)項(xiàng)概念
2．5．2 應(yīng)用無關(guān)項(xiàng)化簡邏輯函數(shù)
習(xí)題
第3章 邏輯門電路
3．1 二極管和晶體管的開關(guān)特性
3．1．1 二極管的開關(guān)特性
3．1．2 晶體管的開關(guān)特性
3．2 TTL門電路
3．2．1 TTL非門的工作原理
3．2．2 TTL非門的特性
3．2．3 TTL與非門／或非門／與或非門
3．2．4 TTL集電極開路門和三態(tài)門
3．2．5 TTL門電路的產(chǎn)品系列
3．3 CMOS門電路
3．3．1 CMOS管的開關(guān)特性
3．3．2 CMOS反相器的工作原理
3．3．3 CMOS反相器的特性
3．3．4 CMOS與非門／或非門
3．3．5 CMOS傳輸門／三態(tài)門／異或門
3．4 BiCMOS門電路
3．4．1 BiCMOS反相器
3．4．2 BiCMOS與非門
3．4．3 BiCMOS或非門
習(xí)題
第4章 組合邏輯電路的分析方法和設(shè)計(jì)方法
4．1 組合邏輯電路的結(jié)構(gòu)和特點(diǎn)
4．2 組合邏輯電路的分析方法
4．3 組合邏輯電路的穩(wěn)態(tài)波形圖
4．4 組合邏輯電路的設(shè)計(jì)方法
4．5 組合邏輯電路的競爭冒險(xiǎn)
4．5．1 競爭冒險(xiǎn)
4．5．2 競爭冒險(xiǎn)的判斷
4．5．3 競爭冒險(xiǎn)的消除
習(xí)題
第5章 典型組合邏輯電路
5．1 編碼器
5．1．1 普通編碼器
5．1．2 優(yōu)先編碼器
5．2 譯碼器
5．2．1 二進(jìn)制譯碼器
5．2．2 二一十進(jìn)制譯碼器
5．2．3 顯示譯碼器
5．3 數(shù)據(jù)分配器與數(shù)據(jù)選擇器
5．3．1 數(shù)據(jù)分配器
5．3．2 數(shù)據(jù)選擇器
5．4 數(shù)值比較器
5．4．1 1位數(shù)值比較器
5．4．2 4位數(shù)值比較器
5．4．3 比較器的位數(shù)擴(kuò)展
5．5 加法器
5．5．1 l位全加器
5．5．2 多位加法器
5．5．3 加法器的應(yīng)用
5．6 加／減法器
習(xí)題
第6章 觸發(fā)器和定時(shí)器
6．1 基本RS觸發(fā)器
6．1．1 與非門基本RS觸發(fā)器
6．1．2 或非門基本RS觸發(fā)器
6．2 同步RS觸發(fā)器
6．3 邊沿觸發(fā)器
6．3．1 主從型RS觸發(fā)器
6．3．2 傳輸延時(shí)型JK觸發(fā)器
6．3．3 維持阻塞型D觸發(fā)器
6．4 觸發(fā)器邏輯功能的轉(zhuǎn)換
6．4．1 維持阻塞型D觸發(fā)器轉(zhuǎn)換為T和T'觸發(fā)器
6．4．2 觸發(fā)器的邏輯功能轉(zhuǎn)換方法
6．5 觸發(fā)器的動(dòng)態(tài)特性
6．6 555定時(shí)器
6．6．1 555定時(shí)器的功能
6．6．2 555定時(shí)器組成施密特觸發(fā)器
6．6．3 555定時(shí)器組成單穩(wěn)態(tài)觸發(fā)器
6．6．4 555定時(shí)器組成多諧振蕩器
習(xí)題
第7章 時(shí)序邏輯電路的分析方法和設(shè)計(jì)方法
7．1 時(shí)序邏輯電路的特點(diǎn)和分類
7．1．1 時(shí)序邏輯電路的結(jié)構(gòu)和特點(diǎn)
7．1．2 時(shí)序邏輯電路的分類
7．2 時(shí)序電路的分析方法
7．3 時(shí)序電路的設(shè)計(jì)方法
習(xí)題
第8章 典型時(shí)序邏輯電路
8．1 計(jì)數(shù)器
8．1．1 計(jì)數(shù)器的概念和分類
8．1．2 二進(jìn)制計(jì)數(shù)器
8．1．3 二一十進(jìn)制計(jì)數(shù)器
8．1．4 用集成計(jì)數(shù)器設(shè)計(jì)N進(jìn)制計(jì)數(shù)器
8．2 順序脈沖發(fā)生器
8．3 寄存器
8．3．1 并行輸入寄存器
8．3．2 移位寄存器
習(xí)題
第9章 半導(dǎo)體存儲(chǔ)器
9．1 半導(dǎo)體存儲(chǔ)器基礎(chǔ)
9．1．1 半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)框圖
9．1．2 半導(dǎo)體存儲(chǔ)器的分類
9．2 隨機(jī)存取存儲(chǔ)器（RAM）
9．2．1 靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）
9．2．2 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）
9．3 只讀存儲(chǔ)器
9．3．1 掩模只讀存儲(chǔ)器
9．3．2 可編程只讀存儲(chǔ)器
9．4 閃存
9．4．1 閃存的存儲(chǔ)單元
9．4．2 閃存的特點(diǎn)和應(yīng)用
9．5 存儲(chǔ)器容量的擴(kuò)展
9．5．1 存儲(chǔ)器的位擴(kuò)展
9．5．2 存儲(chǔ)器的字?jǐn)U展
9．5．3 存儲(chǔ)器的字位擴(kuò)展
習(xí)題
第10章 可編程邏輯器件和硬件描述語言
10．1 與或陣列型PLD
10．1．1 與或陣列型PLD的原理
10．1．2 通用陣列邏輯
10．1．3 復(fù)雜可編程邏輯器件
10．2 查找表型PLD
10．2．1 查找表型PLD的原理
10．2．2 分段互連FPGA
lO．2．3 快速互連FPGA
10．3 PLD的設(shè)計(jì)流程
10．4 硬件描述語言
10．4．1 VHDL的基本結(jié)構(gòu)
10．4．2 VHDL的數(shù)據(jù)對象類型及運(yùn)算操作符
10．4．3 VHDL語言的功能描述方式
lO．4．4 VHDL語言的主要描述語句
10．4．5 VHDL設(shè)計(jì)舉例
習(xí)題
第11章 數(shù)模與模數(shù)轉(zhuǎn)換器
11．1 數(shù)模和模數(shù)轉(zhuǎn)換的作用
11．2 數(shù)模轉(zhuǎn)換器
11．2．1 倒T形電阻網(wǎng)絡(luò)DAC
11．2．2 權(quán)電流型DAC
11．2．3 DAC的雙極性輸出
11．2．4 DAC的主要技術(shù)指標(biāo)
11．3 模數(shù)轉(zhuǎn)換器
11．3．1 模數(shù)轉(zhuǎn)換基礎(chǔ)
11．3．2 并行比較ADC
11．3．3 逐次比較ADC
11．3．4 雙積分ADC
11．3．5 ADC的主要技術(shù)指標(biāo)
習(xí)題
附錄A 美國標(biāo)準(zhǔn)信息交換碼（ASCII）
附錄B 常用邏輯符號對照表
附錄C 中國半導(dǎo)體集成電路型號命名法
附錄D TTL和CMOS門的主要技術(shù)參數(shù)表
參考文獻(xiàn)