FPGA現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)：基于Xilinx可編程邏輯器件與Vivado平臺(tái)

第1章現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)概論 

1.1概述 

1.2數(shù)字系統(tǒng)的層次化結(jié)構(gòu) 

1.2.1開關(guān)電路級(jí)的基礎(chǔ)——CMOS反相器 

1.2.2邏輯級(jí)的門電路 

1.2.3寄存器傳輸級(jí)的有限狀態(tài)機(jī) 

1.2.4數(shù)字系統(tǒng)的系統(tǒng)級(jí)構(gòu)成 

1.2.5復(fù)雜系統(tǒng)的算法級(jí)設(shè)計(jì) 

1.3數(shù)字系統(tǒng)設(shè)計(jì)的描述方法 

1.3.1原理圖設(shè)計(jì) 

1.3.2程序設(shè)計(jì)法 

1.3.3IP模塊的使用 

1.3.4基于模型的設(shè)計(jì)技術(shù) 

1.3.5高層次綜合——HLS設(shè)計(jì) 

1.3.6腳本設(shè)計(jì)技術(shù) 

1.4IP技術(shù) 

1.4.1IP知識(shí)產(chǎn)權(quán)模塊 

1.4.2IP模塊的種類與應(yīng)用 

1.4.3片上系統(tǒng)和IP核復(fù)用 

1.5全可編程FPGA/SoC實(shí)現(xiàn)智能化系統(tǒng) 

1.5.1軟件智能化和硬件最佳化 

1.5.2在線可重構(gòu)技術(shù) 

1.5.3可重配置加速堆棧 

本章小結(jié) 

習(xí)題 

第2章可編程邏輯器件 

2.1概述 

2.1.1可編程邏輯器件概述 

2.1.2可編程邏輯器件分類 

2.2CPLD的結(jié)構(gòu)和工作原理 

2.2.1簡(jiǎn)單可編程邏輯器件原理 

2.2.2CPLD的結(jié)構(gòu)和工作原理 

2.3FPGA的結(jié)構(gòu)和工作原理 

2.3.1SRAM查找表類型 

2.3.2反熔絲多路開關(guān)類型 

2.4邏輯級(jí)FPGA的結(jié)構(gòu)和工作原理 

2.4.1可編程邏輯 

2.4.2可編程互連線 

2.4.3可編程I/O 

2.5系統(tǒng)級(jí)FPGA的結(jié)構(gòu)和工作原理 

2.5.1片上存儲(chǔ)器及接口 

2.5.2數(shù)字時(shí)鐘管理 

2.5.3時(shí)鐘資源 

2.5.4系統(tǒng)級(jí)I/O 

2.6平臺(tái)級(jí)FPGA的結(jié)構(gòu)和工作原理 

2.6.1DSP模塊 

2.6.2高速串行接口 

2.7全可編程FPGA的特性和結(jié)構(gòu) 

2.7.1采用統(tǒng)一的7系列架構(gòu) 

2.7.2高性能和低功耗結(jié)合的工藝 

2.8ASIC架構(gòu)的UltraScale系列 

2.8.1UltraScale架構(gòu) 

2.8.2SSI互連技術(shù) 

2.9FPGA的配置 

2.9.1編程原理簡(jiǎn)介 

2.9.2編程模式 

2.9.3典型的配置電路 

2.9.4編程流程 

2.9.5部分重配置 

本章小結(jié) 

習(xí)題 

第3章Verilog硬件描述語(yǔ)言 

3.1硬件描述語(yǔ)言概述 

3.1.1硬件描述語(yǔ)言特點(diǎn) 

3.1.2層次化設(shè)計(jì) 

3.2Verilog HDL程序的基本結(jié)構(gòu) 

3.2.1模塊結(jié)構(gòu)分析 

3.2.2模塊的實(shí)例化 

3.3Verilog HDL詞法、數(shù)據(jù)類型和運(yùn)算符 

3.3.1詞法約定 

3.3.2數(shù)據(jù)類型 

3.3.3運(yùn)算符 

3.4Verilog HDL行為語(yǔ)句 

3.4.1賦值語(yǔ)句 

3.4.2順序塊和并行塊語(yǔ)句 

3.4.3結(jié)構(gòu)說(shuō)明語(yǔ)句 

3.4.4條件語(yǔ)句 

3.4.5循環(huán)語(yǔ)句 

3.4.6系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 

3.4.7編譯預(yù)處理命令 

3.4.8Verilog HDL可綜合設(shè)計(jì) 

3.5Verilog HDL設(shè)計(jì)舉例 

3.5.1組合電路設(shè)計(jì) 

3.5.2時(shí)序電路設(shè)計(jì) 

3.5.3數(shù)字系統(tǒng)設(shè)計(jì) 

3.5.4數(shù)碼管掃描顯示電路 

3.5.5LED通用異步收發(fā)電路設(shè)計(jì) 

3.6Testbench文件與設(shè)計(jì) 

本章小結(jié) 

習(xí)題 

第4章Vivado設(shè)計(jì)工具 

4.1Vivado工具概述 

4.1.1單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型 

4.1.2標(biāo)準(zhǔn)化XDC約束文件——SDC 

4.1.3多維度分析布局器 

4.1.4IP封裝器、集成器和目錄 

4.1.5Vivado HLS 

4.1.6其他特性 

4.1.7TCL特性 

4.1.8Vivado按鍵流程執(zhí)行設(shè)計(jì)項(xiàng)目 

4.2Vivado設(shè)計(jì)流程 

4.2.1創(chuàng)建工程 

4.2.2功能仿真 

4.2.3RTL級(jí)分析 

4.2.4綜合設(shè)計(jì) 

4.2.5分配引腳和時(shí)序 

4.2.6設(shè)計(jì)實(shí)現(xiàn) 

4.2.7生成bit文件 

4.2.8下載 

4.3產(chǎn)生IP集成器子系統(tǒng)設(shè)計(jì) 

4.3.1產(chǎn)生IP集成器模塊設(shè)計(jì) 

4.3.2定制IP 

4.3.3完成子系統(tǒng)設(shè)計(jì) 

4.3.4產(chǎn)生IP輸出產(chǎn)品 

4.3.5例示IP到設(shè)計(jì)中 

4.4硬件診斷 

4.4.1設(shè)計(jì)診斷概述 

4.4.2Vivado邏輯診斷IP核 

4.4.3HDL例示法添加ILA核 

4.4.4系統(tǒng)內(nèi)診斷uart_led設(shè)計(jì) 

4.4.5網(wǎng)表插入法添加診斷核 

4.4.6添加VIO診斷核 

本章小結(jié) 

習(xí)題 

第5章數(shù)字系統(tǒng)的高級(jí)設(shè)計(jì)與綜合 

5.1Verilog編程風(fēng)格 

5.1.1邏輯推理 

5.1.2陷阱 

5.1.3設(shè)計(jì)組織 

5.1.4針對(duì)Xilinx FPGA的HDL編碼 

5.2綜合優(yōu)化 

5.2.1速度與面積 

5.2.2資源共享 

5.2.3流水線、重新定時(shí)和寄存器平衡 

5.2.4有限狀態(tài)機(jī)編譯 

5.3數(shù)字系統(tǒng)的同步設(shè)計(jì) 

5.3.1同步設(shè)計(jì)基本原理 

5.3.2建立和保持時(shí)間 

5.3.3時(shí)序例外約束 

5.3.4同步設(shè)計(jì)中的異步問(wèn)題 

5.4數(shù)字系統(tǒng)的綜合 

5.4.1數(shù)字系統(tǒng)綜合概述 

5.4.2系統(tǒng)級(jí)綜合 

5.4.3高級(jí)綜合 

5.4.4寄存器傳輸級(jí)綜合 

5.4.5邏輯級(jí)綜合 

本章小結(jié) 

習(xí)題 

第6章FPGA DSP系統(tǒng)設(shè)計(jì) 

6.1DSP基礎(chǔ) 

6.1.1DSP的基本概念 

6.1.2FPGA實(shí)現(xiàn)DSP的特點(diǎn) 

6.2DSP硬核的結(jié)構(gòu)與使用 

6.2.1輸入和輸出端口 

6.2.2DSP48E1模塊的操作 

6.2.3輸入端口邏輯電路 

6.2.4輸出端口邏輯 

6.3FPGA設(shè)計(jì)DSP技術(shù) 

6.3.1浮點(diǎn)數(shù)與定點(diǎn)數(shù)的表示與轉(zhuǎn)換 

6.3.2采樣周期的設(shè)置 

6.3.3System Generator模塊 

6.3.4Black Box模塊 

6.3.5ModelSim模塊 

6.3.6Gateway In模塊和Gateway Out模塊 

6.3.7Concat模塊、Convert模塊、Reinterpret模塊和Slice模塊 

6.3.8模塊通用屬性 

6.4DSP48實(shí)現(xiàn)MAC 

6.4.1利用Xilinx Blockset設(shè)計(jì)12×8 MAC 

6.4.2利用Simulink仿真12×8 MAC 

6.4.3利用System Generator Block產(chǎn)生代碼 

6.4.4實(shí)現(xiàn)12×8 MAC設(shè)計(jì) 

6.4.5硬件協(xié)同仿真校驗(yàn)設(shè)計(jì) 

6.5設(shè)計(jì)FIR濾波器 

6.5.1產(chǎn)生FIR濾波器的系數(shù) 

6.5.2輸入FIR濾波器系數(shù) 

6.5.3在Simulink中仿真FIR濾波器 

6.5.4實(shí)現(xiàn)FIR濾波器 

6.5.5連接演示板，通過(guò)Simulink仿真設(shè)計(jì) 

6.6設(shè)計(jì)MAC FIR濾波器 

6.6.1分析系數(shù) 

6.6.2添加控制邏輯并參數(shù)化 

6.6.3添加雙口RAM 

6.6.4在數(shù)據(jù)端口添加填充位和去填充位 

6.6.5完成MAC FIR設(shè)計(jì) 

6.6.6用各種信源測(cè)試設(shè)計(jì) 

6.6.7執(zhí)行硬件在環(huán)路校驗(yàn) 

6.7Vivado HLS 

6.7.1高級(jí)綜合的調(diào)度和裝配 

6.7.2數(shù)據(jù)通道+控制器架構(gòu) 

6.7.3理解Vivado HLS 

6.7.4高級(jí)綜合的優(yōu)化方法 

本章小結(jié) 

習(xí)題 

第7章嵌入式系統(tǒng)Zynq設(shè)計(jì) 

7.1Zynq概述 

7.2Zynq設(shè)計(jì)入門 

7.2.1Vivado工程創(chuàng)建 

7.2.2由Vivado創(chuàng)建Zynq嵌入式系統(tǒng) 

7.2.3SDK應(yīng)用程序編寫 

7.3Zynq嵌入式系統(tǒng)調(diào)試方法 

7.3.1Vivado硬件調(diào)試 

7.3.2使用SDK進(jìn)行Zynq調(diào)試 

7.4調(diào)試Linux應(yīng)用 

7.4.1產(chǎn)生SDK軟件工作空間 

7.4.2啟動(dòng)超級(jí)終端 

7.4.3添加和診斷軟件應(yīng)用 

本章小結(jié) 

習(xí)題 

第8章綜合設(shè)計(jì)實(shí)例 

8.1實(shí)例一： 基于VGA接口的設(shè)計(jì)實(shí)例 

8.1.1設(shè)計(jì)任務(wù) 

8.1.2原理分析與系統(tǒng)方案 

8.2實(shí)例二： PS/2鍵盤編解碼演示系統(tǒng) 

8.2.1設(shè)計(jì)任務(wù) 

8.2.2原理分析與系統(tǒng)方案 

8.2.3設(shè)計(jì)實(shí)現(xiàn) 

8.3實(shí)例三： 實(shí)現(xiàn)SOPC系統(tǒng) 

8.3.1設(shè)計(jì)任務(wù)和方案 

8.3.2實(shí)驗(yàn)步驟 

8.3.3實(shí)驗(yàn)調(diào)試設(shè)備 

本章小結(jié) 

習(xí)題 

附錄AEGO1用戶手冊(cè) 

附錄BVerilog HDL(IEEE 13642001)關(guān)鍵詞表及說(shuō)明 

參考文獻(xiàn)