CPLD/FPGA設(shè)計(jì)與應(yīng)用基礎(chǔ)教程：從Verilog HDL到SystemVerilog

定　價(jià)：￥79.00

作　者：	郭利文，鄧月明
出版社：	北京航空航天大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

購(gòu)買(mǎi)這本書(shū)可以去

ISBN：	9787512429918	出版時(shí)間：	2019-08-01	包裝：
開(kāi)本：		頁(yè)數(shù)：		字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《CPLD/FPGA設(shè)計(jì)與應(yīng)用基礎(chǔ)教程：從Verilog HDL到SystemVerilog》涵蓋了Verilog HDL和SystemVerilog設(shè)計(jì)、仿真及驗(yàn)證所需的理論知識(shí)點(diǎn)，同時(shí)涵蓋了時(shí)序約束等與CPLD/FPGA設(shè)計(jì)相關(guān)的重要知識(shí)點(diǎn)。從Verilog HDL基礎(chǔ)語(yǔ)法出發(fā)，逐漸過(guò)渡到Sys-temVerilog?！禖PLD/FPGA設(shè)計(jì)與應(yīng)用基礎(chǔ)教程：從Verilog HDL到SystemVerilog》包含了Verilog HDL和SystemVerilog基礎(chǔ)語(yǔ)法及新進(jìn)展，所涉及的實(shí)例均在實(shí)際中應(yīng)用過(guò)，所涉及的各類CPLD/FPGA平臺(tái)均為目前全球主流的CPLD/FPGA開(kāi)發(fā)平臺(tái)。《CPLD/FPGA設(shè)計(jì)與應(yīng)用基礎(chǔ)教程：從Verilog HDL到SystemVerilog》既可作為高年級(jí)本科生或研究生的CPLD/FPGA教材，又可作為從事CPLD/FPGA項(xiàng)目開(kāi)發(fā)實(shí)踐的工程技術(shù)人員的參考書(shū)。

作者簡(jiǎn)介

暫缺《CPLD/FPGA設(shè)計(jì)與應(yīng)用基礎(chǔ)教程：從Verilog HDL到SystemVerilog》作者簡(jiǎn)介

圖書(shū)目錄

第1章概述
1．1 CPLD/FPGA發(fā)展演變
1．2 乘積項(xiàng)結(jié)構(gòu)的基本原理
1．3 查找表結(jié)構(gòu)的基本原理
1．4 Virtex UltraScale 系列FPGA簡(jiǎn)介
1．5 CPLD/FPGA設(shè)計(jì)與驗(yàn)證流程
1．5．1 系統(tǒng)級(jí)功能定義與模塊劃分
1．5．2 寄存器傳輸級(jí)與門(mén)級(jí)描述
1．5．3 系統(tǒng)綜合編譯
1．．5．4 布局規(guī)劃與布線
1．5．5 仿真
1．5．6 程序設(shè)計(jì)下載配置
1．5．7 測(cè)試與驗(yàn)證
1．6 CPLD/FPGA開(kāi)發(fā)平臺(tái)簡(jiǎn)介
1．7 硬件描述語(yǔ)言的介紹
1．8 硬件語(yǔ)言與軟件語(yǔ)言的區(qū)別
本章小結(jié)
思考與練習(xí)
第2章 Verilog HDL入門(mén)指南
2．1 模塊
2．2 模塊端口及聲明
2．3 注釋
2．4 數(shù)據(jù)流描述
2．4．1 連續(xù)賦值語(yǔ)句
2．4．2 時(shí)延
2．5 行為級(jí)描述
2．5．1 initial語(yǔ)句
2．5．2 always語(yǔ)句
2．5．3 時(shí)序控制
2．6 結(jié)構(gòu)化描述
2．6．1 門(mén)級(jí)建模及描述
2．6．2 用戶定義原語(yǔ)（UDP）
2．6．3 模塊例化
2．7 混合描述
本章小結(jié)
思考與練習(xí)
第3章 Verilog HDL語(yǔ)法要素
3．1 標(biāo)識(shí)符
3．2 數(shù)值集合
3．2．1 數(shù)字
3．2．2 字符串
3．2．3 參數(shù)
3．3 數(shù)據(jù)類型
3．3．1 線網(wǎng)類型
3．3．2 變量類型
3．4 數(shù)組
3．5 內(nèi)建門(mén)級(jí)原語(yǔ)
3．6 操作數(shù)
3．6．1 常數(shù)、參數(shù)、線網(wǎng)與變量
3．6．2 位選擇及部分位選
3．6．3 存儲(chǔ)單元
3．6．4 功能調(diào)用
3．7 操作符
3．7．1 算術(shù)操作符
3．7．2 關(guān)系操作符
3．7．3 相等操作符
3．7．4 邏輯操作符
3．7．5 按位操作符
3．7．6 縮減操作符
……
第4章 Verilog HDL語(yǔ)法進(jìn)階描述
第5章任務(wù)及函數(shù)
第6章 SystemVerilog基礎(chǔ)語(yǔ)法
第7章有限狀態(tài)機(jī)設(shè)計(jì)
第8章同步數(shù)字電路與時(shí)序分析
第9章硬件線程與接口
第10章 SystemVerilog仿真基礎(chǔ)
第11章斷言與功能覆蓋
參考文獻(xiàn)