Verilog HDL設(shè)計(jì)實(shí)用教程

　　VerilogHDL是一種廣泛應(yīng)用的硬件描述語言，無論是專用集成電路設(shè)計(jì)，還是嵌入式FPGA開發(fā)，都會使用VerilogHDL語言進(jìn)行編程?！禫erilog HDL設(shè)計(jì)實(shí)用教程》力求讓讀者快速掌握關(guān)鍵語法，能夠在短時(shí)間內(nèi)結(jié)合核心語法完成設(shè)計(jì)，同時(shí)注意梯度設(shè)置，引導(dǎo)讀者從簡單模塊到復(fù)雜設(shè)計(jì)，逐漸掌握VerilogHDL?！禫erilog HDL設(shè)計(jì)實(shí)用教程》語法簡潔，重點(diǎn)突出，語句凝練，具有工程設(shè)計(jì)的風(fēng)格。為了更好地配合學(xué)習(xí)，書中設(shè)有習(xí)題和相應(yīng)解答，并配備了多個(gè)實(shí)驗(yàn)，所有代碼均經(jīng)過仿真，完整的實(shí)例均可供下載，方便讀者調(diào)試和使用。對于重點(diǎn)和難點(diǎn)，輔以視頻教學(xué)，能更好地幫助讀者理解和掌握?！禫erilog HDL設(shè)計(jì)實(shí)用教程》可作為電子、通信、計(jì)算機(jī)、自動(dòng)化及集成電路設(shè)計(jì)相關(guān)專業(yè)的本科生教材，同時(shí)也適合對VerilogHDL感興趣的愛好者或?qū)I(yè)人士閱讀?！禫erilog HDL設(shè)計(jì)實(shí)用教程》特點(diǎn)：精簡語法，保留核心，凝練語句，集中介紹和討論重點(diǎn)內(nèi)容，去除旁枝末節(jié)的干擾。語法→示例→練習(xí)→實(shí)驗(yàn)→綜合設(shè)計(jì)，更合理地開展教學(xué)，更有效率地提升技能。配套豐富教學(xué)資源，包括完整PPT課件、詳細(xì)習(xí)題解答、多類代碼實(shí)例、實(shí)驗(yàn)參考和指導(dǎo)，教學(xué)講解視頻等。開設(shè)交流群，及時(shí)溝通、互助和答疑，隨時(shí)解決學(xué)習(xí)中的困擾，并可持續(xù)獲得教學(xué)資源更新。

　　黃海，哈爾濱理工大學(xué)軟件與微電子學(xué)院副院長、教授、碩士生導(dǎo)師。長期從事信息安全、可重構(gòu)計(jì)算、數(shù)字信號處理以及集成電路設(shè)計(jì)等方向的教學(xué)和科研工作，承擔(dān)了“數(shù)字信號處理”“信號與系統(tǒng)”“硬件描述語言”等課程教學(xué)。近5年來，主持或參與國j級、省級教學(xué)綜合改革項(xiàng)目8項(xiàng)，其中國j級新工科研究與實(shí)踐項(xiàng)目1項(xiàng)，黑龍省高等教育教學(xué)改革項(xiàng)目3項(xiàng)，發(fā)表教改論文5篇，出版書籍1部；主持科研項(xiàng)目10項(xiàng)，其中國家自然基金項(xiàng)目1項(xiàng)，國家重點(diǎn)研發(fā)計(jì)劃項(xiàng)目子課題1項(xiàng)，省級項(xiàng)目5項(xiàng)；發(fā)表SCI和EI期刊學(xué)術(shù)論文7篇；申請專利10項(xiàng)，其中授權(quán)發(fā)明專利2項(xiàng)、實(shí)用新型專利3項(xiàng)。于斌，哈爾濱理工大學(xué)軟件與微電子學(xué)院教師，于哈爾濱工業(yè)大學(xué)獲學(xué)士、碩士學(xué)位。長期從事信息安全和集成電路設(shè)計(jì)等方向的教學(xué)和科研工作，承擔(dān)了“Verilog與數(shù)字系統(tǒng)設(shè)計(jì)”“集成電路驗(yàn)證技術(shù)”“計(jì)算機(jī)組成原理與結(jié)構(gòu)”等課程教學(xué)。編寫《ModelSim電子系統(tǒng)分析及仿真》（已累計(jì)三版）和《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及仿真》（已累計(jì)兩版）等教材。