集成電路器件抗輻射加固設計技術

目錄
前言　
第1章　緒論　1　
1.1　輻射環(huán)境　2　
1.1.1　自然輻射環(huán)境　2　
1.1.2　人造輻射環(huán)境　6　
1.2　輻射效應　6　
1.2.1　單粒子效應　6　
1.2.2　累積效應　9　
1.3　重要概念　9　
1.3.1　故障、錯誤與失效　9　
1.3.2　軟錯誤　10　
1.4　軟錯誤模型　10　
1.4.1　器件級模型　10　
1.4.2　電路級模型　11　
1.5　電子設計自動化仿真工具　12　
1.5.1　Synopsys HSPICE　12　
1.5.2　Cadence Virtuoso　13　
1.6　基于RHBD技術的集成電路器件存在的問題　14　
1.7　本章小結　14　
第2章　常用的抗輻射加固設計技術及組件　15　
2.1　常用的抗輻射加固設計技術　15　
2.1.1　空間冗余技術　15　
2.1.2　時間冗余技術　16　
2.2　常用的抗輻射加固組件　18　
2.2.1　C單元　18　
2.2.2　1P2N和2P1N單元　21　
2.2.3　DICE單元　22　
2.2.4　施密特反相器　24　
2.3　抗輻射能力的定義　25　
2.4　本章小結　27　
第3章　表決器的抗輻射加固設計技術　28　
3.1　傳統(tǒng)的表決器設計　28　
3.2　基于多級C單元的表決器設計　29　
3.2.1　電路結構與工作原理　30　
3.2.2　實驗驗證與對比分析　37　
3.3　基于電流競爭的表決器設計　39　
3.3.1　電路結構與工作原理　40　
3.3.2　表決器的應用　42　
3.3.3　實驗驗證與對比分析　46　
3.4　本章小結　56　
第4章　鎖存器的抗輻射加固設計技術　57　
4.1　未加固的標準靜態(tài)鎖存器設計　57　
4.2　經典的抗輻射加固鎖存器設計　58　
4.2.1　抗單節(jié)點翻轉的鎖存器設計　58　
4.2.2　抗雙節(jié)點翻轉的鎖存器設計　62　
4.2.3　抗三節(jié)點翻轉的鎖存器設計　70　
4.2.4　過濾SET脈沖的鎖存器設計　74　
4.3　單節(jié)點翻轉自恢復的RFC鎖存器設計　79　
4.3.1　電路結構與工作原理　79　
4.3.2　實驗驗證與對比分析　80　
4.4　抗雙/三節(jié)點翻轉的鎖存器設計　85　
4.4.1　HSMUF雙容鎖存器　86　
4.4.2　基于浮空點的雙容鎖存器　89　
4.4.3　超低開銷的LCDNUT/LCTNUT鎖存器　96　
4.4.4　恢復能力增強的DNUCT/TNUCT鎖存器　102　
4.4.5　完全三恢的鎖存器　110　
4.5　過濾SET脈沖的鎖存器設計　111　
4.5.1　PDFSR鎖存器　111　
4.5.2　RFEL鎖存器　116　
4.6　本章小結　126　
第5章　主從觸發(fā)器的抗輻射加固設計技術　127　
5.1　未加固的主從觸發(fā)器設計　127　
5.2　經典的抗輻射加固主從觸發(fā)器設計　128　
5.3　抗節(jié)點翻轉主從觸發(fā)器設計　130　
5.3.1　電路結構與工作原理　130　
5.3.2　實驗驗證與對比分析　134　
5.4　本章小結　145　
第6章　SRAM單元的抗輻射加固設計技術　146　
6.1　未加固的SRAM存儲單元設計　146　
6.1.1　6TSRAM　146　
6.1.2　8TSRAM　148　
6.2　經典的抗輻射加固SRAM存儲單元設計　149　
6.2.1　抗單節(jié)點翻轉的SRAM存儲單元設計　149　
6.2.2　抗雙節(jié)點翻轉的16T SRAM存儲單元設計　163　
6.3　抗單節(jié)點翻轉的SRAM存儲單元設計　164　
6.3.1　QCCM10T/QCCM12T SRAM　164　
6.3.2　QCCS/SCCS SRAM　173　
6.3.3　SRS14T/SESRS SRAM　183　
6.4　抗雙節(jié)點翻轉的SRAM存儲單元設計　193　
6.4.1　電路結構與工作原理　193　
6.4.2　實驗驗證與對比分析　200　
6.5　本章小結　206　
參考文獻　207